基于CAN核的四冗余通信板設(shè)計與仿真
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1基于FPGA的CAN核設(shè)計
本設(shè)計采用了Altera公司的Cyclone III系列FPGA EP3C25，開發(fā)平臺采用了Altera公司的Quartus II軟件。CAN核的設(shè)計以SJA1000功能結(jié)構(gòu)為基礎(chǔ)。
CAN核的功能框圖如圖1所示。該CAN總線控制器IP核，遵循CANbus 2.0標(biāo)準(zhǔn)，其功能和寄存器操作與SJA1000兼容。IP核采用VHDL編碼，并采用容錯設(shè)計，可抑制存儲性器件的數(shù)據(jù)位翻轉(zhuǎn)，大大提高了IP核的可靠性。CAN核可在FPGA中實(shí)現(xiàn)，也可以實(shí)現(xiàn)為ASIC。其中包含3個主要模塊：寄存器組(can_registers)，位時序邏輯(can_btl)，位流處理器(can_bsp)。
寄存器組(CAN Register)：外部微處理器可以通過地址直接訪問這些寄存器。發(fā)送數(shù)據(jù)時，微處理器將要發(fā)送的數(shù)據(jù)寫入發(fā)送緩沖器，置位命令寄存器的發(fā)送請求位來啟動發(fā)送。接收到數(shù)據(jù)后，核心控制器將其存在接收緩沖器，并通知位控制器將其取走。同時，CAN寄存器中還有1個64字節(jié)的接收FIFO，可以1次存儲至少2個數(shù)據(jù)幀。
位時序邏輯(BTL)：用來監(jiān)視CAN總線并處理與CAN總線相關(guān)的位時序。在消息的開始處，當(dāng)位時序邏輯檢測到總線上由隱性位(recessive)到顯性位(dominant)的跳變時，就會將其內(nèi)部邏輯同步到位流，稱之為硬同步；隨后，在接收消息的過程中，檢測到隱性位到顯性位的跳變時，便會重同步到位流，稱之為軟同步。位時序邏輯還要根據(jù)總線定時寄存器0和總線定時寄存器1的值來決定每個位周期采樣點(diǎn)的位置，以補(bǔ)償傳輸延遲和相位漂移所造成的誤差；同時，根據(jù)總線定時寄存器1的設(shè)置采取相應(yīng)的采樣模式(單次采樣或3次)對總線上的數(shù)據(jù)采樣。
位流處理器(BSP)：根據(jù)其實(shí)現(xiàn)的功能分為3個模塊：數(shù)據(jù)接收模塊、數(shù)據(jù)發(fā)送模塊和錯誤處理模塊。數(shù)據(jù)接收模塊將從位時序邏輯送過來的采樣數(shù)據(jù)去除位填充后送到移位寄存器進(jìn)行串并轉(zhuǎn)換，之后對并行數(shù)據(jù)進(jìn)行CRC校驗，在消息接收完時發(fā)送應(yīng)答信號，表示接收無誤。最后將接收到的消息的特征碼與驗收屏蔽寄存器的內(nèi)容進(jìn)行比較，以決定是否將接收的消息寫入接收FIFO。數(shù)據(jù)接收模塊將要發(fā)送的數(shù)據(jù)組成幀并進(jìn)行CRC計算，之后送入移位寄存器進(jìn)行并串轉(zhuǎn)換，然后將串行數(shù)據(jù)編碼(位填充)后送到總線上。錯誤監(jiān)視模塊根據(jù)協(xié)議規(guī)范中描述的錯誤監(jiān)視機(jī)制檢測系統(tǒng)錯誤，并設(shè)置相應(yīng)的寄存器，通知設(shè)備控制器。模塊根據(jù)協(xié)議描述的12種錯誤監(jiān)視規(guī)則，在適當(dāng)情況下對計數(shù)器進(jìn)行加、減或清除?？刂破鞲鶕?jù)這兩個計數(shù)器的值以及錯誤限制寄存器的值來決定自己的故障狀態(tài)：錯誤激活(Error Active)，錯誤認(rèn)可(Error Passire)或總線關(guān)閉(Bus off On)。
2硬件電路設(shè)計
根據(jù)系統(tǒng)的總體設(shè)計方案，因為現(xiàn)有的CAN總線收發(fā)器最大的工作頻率為1 MHz，在提高CAN的通信速度后，現(xiàn)有的CAN總線收發(fā)器就不能滿足需要了，因此改用RS485收發(fā)器。由于RS485收發(fā)器是差分傳輸，不能完成通信卡的自發(fā)自收功能，因此需要外置的CAN Hub。另外，要進(jìn)行光纖傳輸，要完成光的邏輯總線結(jié)構(gòu)，也需要外置Hub。因此，本硬件設(shè)計分為CAN通信板的設(shè)計和CAN Hub的設(shè)計兩部分。
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