基于LVDS接口的PC M解碼板設(shè)計

2 LVDS總線結(jié)構(gòu)
針對數(shù)據(jù)可靠傳輸在數(shù)據(jù)交換系統(tǒng)中的重要性，方案結(jié)合LVDS接口和OSI網(wǎng)絡(luò)模型，設(shè)計了一種基于LVDS接口的數(shù)據(jù)傳輸協(xié)議，并具體給出了各協(xié)議層所實現(xiàn)的功能及協(xié)議約束關(guān)系。基于LVDS的總線體系結(jié)構(gòu)大致分為：物理層、數(shù)據(jù)鏈路層和傳輸層。
(1)物理層。
LVDS總線采用DS92LVl8專用接口芯片，連接構(gòu)成兩對LVDS信號，一對用于發(fā)送，一對用于接收。物理層在發(fā)送端將時鐘信號用18 bit／20 bit編碼方案嵌入數(shù)據(jù)中以達到高速數(shù)據(jù)率；在接收端將串行數(shù)據(jù)流中的數(shù)據(jù)和時鐘分離，然后對串行數(shù)據(jù)進行采樣，從而在接收端恢復(fù)了串行數(shù)據(jù)。通過搜尋同步字符進行字同步，數(shù)據(jù)流恢復(fù)到和發(fā)送端編碼后的數(shù)據(jù)流相同，該數(shù)據(jù)流再經(jīng)解碼，恢復(fù)原始數(shù)據(jù)，寫入接收端的FIFO內(nèi)，等待數(shù)據(jù)鏈路層的進一步處理。
物理層除了收發(fā)器(DS92LV18芯片)和傳輸介質(zhì)(PCB走線)外的所有模塊均在FPGA中實現(xiàn)。物理層結(jié)構(gòu)示意圖，如圖3所示。

LVDS兩對低壓差分信號無論其傳輸介質(zhì)是電纜還是PCB走線，都必須與終端匹配，以減少不希望的電磁輻射，提供最佳的信號質(zhì)量。通常一個盡可能靠近接收端的100 Ω終端電阻跨在差分線上即可提供良好的匹配。電路設(shè)計中，輸入差分線對離開DS92LV18集成芯片后立刻盡可能地相互靠近(距離10 mm)，以保持接收器的共模抑制能力，并且兩條差分線之間的距離應(yīng)盡可能保持一致，以避免差分阻抗的不連續(xù)性，這樣能減少反射并能確保耦合到的噪聲為共模噪聲。
(2)數(shù)據(jù)鏈路層。
在數(shù)據(jù)鏈路層中包含控制邏輯和幀格式，數(shù)據(jù)以幀為單位傳送，在目的節(jié)點被接收。這樣做是為了當(dāng)出現(xiàn)差錯時，可將有錯誤的幀重傳一次，從而避免了將全部數(shù)據(jù)都重傳一次所帶來的帶寬浪費，且各接收節(jié)點能從接收到的比特流中明確地區(qū)分出一幀的開始和結(jié)束在什么地方，以及數(shù)據(jù)和控制信息。該層的功能模塊也在FPGA中實現(xiàn)。
(3)傳輸層。
傳輸層的任務(wù)是為從發(fā)送節(jié)點到目的節(jié)點提供可靠、合理的信息傳輸。傳輸層是控制通信過程的核心，初始化和通信過程中，需要設(shè)置必要的計時器、地址和狀態(tài)寄存器，這些都是傳輸層來實現(xiàn)。其中，地址寄存器用于存儲節(jié)點前繼和后繼地址，計時器是為初始化和通信過程中的超時報警而設(shè)置。該層功能可通過在FPGA內(nèi)部定義信號來實現(xiàn)。