基于LVDS接口的PC M解碼板設(shè)計(jì)
加入技術(shù)交流群
3 PCM碼解調(diào)設(shè)計(jì)
PCM解碼部分用于接收數(shù)字量變換器輸出的PCM串行數(shù)據(jù)并將數(shù)據(jù)串并轉(zhuǎn)換。該部分需產(chǎn)生兩種勤務(wù)信號，幀同步信號：周期為25 ms，碼寬8μs；碼同步信號：頻率81．92 kHz，占空比50％，用于數(shù)字量變換器內(nèi)部的時(shí)序控制。每8個(gè)一組的碼同步信號稱作一路，在每幀中從第1路開始排到128路結(jié)束。模塊接收的群信號是串行“0”“1”碼，為不歸零碼。PCM解碼部分工作原理：根據(jù)幀、碼同步信號時(shí)序特征，F(xiàn)PGA生成一個(gè)數(shù)據(jù)時(shí)序進(jìn)程，在時(shí)鐘信號的推動(dòng)下通過地址推進(jìn)來輸出幀、碼勤務(wù)信號。數(shù)字量變換器輸出的串行PCM數(shù)據(jù)流在碼同步信號作用下，通過移位寄存器轉(zhuǎn)換為8位并行數(shù)據(jù)，通過寫信號WR同步將解得的并行PCM碼寫入到FIFO中。串并轉(zhuǎn)換的工作時(shí)序，如圖4所示。本文引用地址：http://www.ex-cimer.com/article/157728.htm
經(jīng)多次測試，上位機(jī)讀回的數(shù)據(jù)按照副幀結(jié)束標(biāo)志EB 90兩個(gè)bit和幀結(jié)束標(biāo)志14 6F兩個(gè)bit所組成數(shù)據(jù)格式的結(jié)果與設(shè)計(jì)要求吻合。
4 結(jié)束語
實(shí)踐表明：由于采用低壓差分信號傳送數(shù)據(jù)，不易受共模噪音影響，可以實(shí)現(xiàn)更快的數(shù)據(jù)傳輸，同時(shí)具有低功耗、低噪聲等優(yōu)良特性；由于總線結(jié)構(gòu)物理層可以采用專用接口芯片實(shí)現(xiàn)，而數(shù)據(jù)鏈路層和傳輸層均可采用可編程邏輯器件FPGA實(shí)現(xiàn)。因此，總線硬件實(shí)現(xiàn)簡單，易于低成本解決系統(tǒng)高速通信問題。通過測試分析，該板在PCM解碼的抗干擾能力及實(shí)現(xiàn)解碼數(shù)據(jù)的高速、可靠傳輸方面均達(dá)到了系統(tǒng)提出的技術(shù)指標(biāo)。
評論