DS/FH混合擴頻接收機解擴及同步技術(shù)的FPGA實現(xiàn)

　　同步模塊由位同步及幀同步電路構(gòu)成，主要實現(xiàn)對信息數(shù)據(jù)的檢測和提取，并識別一幀信息數(shù)據(jù)的幀頭位置，實現(xiàn)跳頻圖案的同步。跳頻圖案的同步采用等待搜索同步法，開始時接收端頻率合成器停留在某一單頻點f_i′，等待發(fā)射機的頻率f_i，當發(fā)射機的頻率跳變?yōu)閒i時，接收端本地的頻率f_i′與發(fā)送的頻率fi混頻后，輸出中頻f_IF。DSP完成解擴解調(diào)運算后，得到的串行數(shù)據(jù)流送入位同步和幀同步電路，從數(shù)據(jù)流中提取出特征字，就可以獲得一幀完整的數(shù)據(jù)，從而確定幀頭的位置，即頻率轉(zhuǎn)換時刻，由此控制接收端頻率合成器與發(fā)送端頻率合成器同步跳變，實現(xiàn)跳頻圖案的同步。由于采用編碼擴頻調(diào)制方式，發(fā)送端每兩位信息比特在一個PN碼周期被編碼為4種PN碼中的一種。所以接收端在每一個PN碼周期，對4組數(shù)據(jù)相關(guān)累加器的累加結(jié)果進行最大值比較，然后譯碼成相應(yīng)的信息數(shù)據(jù)。信息數(shù)據(jù)送到同步電路，進行巴克碼匹配相關(guān)，提取有效的信息位，并控制跳頻時序完成跳頻同步。同步模塊原理如圖5所示。

　　在每一個PN碼周期，4組數(shù)據(jù)解調(diào)相關(guān)累加器解調(diào)出2bit信息數(shù)據(jù)。2bit信息數(shù)據(jù)以9.6kHz的速率送到同步電路。同步電路首先將信息數(shù)據(jù)進行并串轉(zhuǎn)換，由9.6kHz、2bit的數(shù)據(jù)流變換為19.2kHz、1bit的數(shù)據(jù)流，變換后的數(shù)據(jù)流再經(jīng)過串并變換，得到19.2kHz、32bit的并行數(shù)據(jù)流。根據(jù)信號格式，每一幀數(shù)據(jù)為32bit，相應(yīng)的13位巴克碼在一幀數(shù)據(jù)中的位置固定不變，所以提取每幀數(shù)據(jù)中相應(yīng)位置上的13位數(shù)據(jù)比特與本地巴克碼進行相關(guān)匹配運算，結(jié)果與門限值比較，如果符合門限設(shè)置，即有中斷輸出，通知外部設(shè)備讀取相應(yīng)數(shù)據(jù)。

3 實驗結(jié)果

　　系統(tǒng)技術(shù)指標為:信息數(shù)據(jù)速率4.8kbps，比特率19.2kbps。跳頻速率600hop/s，20個跳頻點，跳頻帶寬68MHz，每跳32bit擴頻碼周期為256，碼速率為4.9152MHz。

用TEKTRONIX 2221A數(shù)字存儲示波器觀測實驗結(jié)果。圖6～9為FPGA各測試點的測試結(jié)果。

　　圖6中第一組波形是256碼長本地接收同步偽碼流，第二組為跳頻幀同步信號，該信號對應(yīng)的偽碼相位即為解擴、跳頻同

步時的相位。圖7第一組波形為接收數(shù)據(jù)流，第二組波形為發(fā)射數(shù)據(jù)流，發(fā)射數(shù)據(jù)幀格式為00000000011111001101010000000000，幀同步碼為13位巴克碼1111100110101，8位信息數(shù)據(jù)為00000000。由圖7可以看出接收端數(shù)據(jù)與發(fā)射端相同，但滯后于發(fā)射端，這是由于傳輸時延造成的。圖8第一組波形為接收串行數(shù)據(jù)，第二組為跳頻幀同步信號，該信號下降沿對應(yīng)于一幀數(shù)據(jù)的起始，控制頻率合成器進行頻率轉(zhuǎn)換。圖9第一組波形為發(fā)射跳頻幀信號，第二組為接收幀同步信號，接受幀信號上升沿與發(fā)射跳頻幀信號的下降沿對齊，信號寬度大于發(fā)射端信號。這是因為控制頻率合成器進行頻率轉(zhuǎn)換的updata信號需要一定寬度。

　　解擴及同步是DS/FH混合擴頻接收機正確數(shù)據(jù)解調(diào)的關(guān)鍵，采用FPGA設(shè)計實現(xiàn)了多片專用芯片的功能，大大縮小了接收機體積，便于系統(tǒng)實現(xiàn)小型化、集成化。捕獲及跳頻同步等算法采用硬件實現(xiàn)，加快了捕獲跟蹤速度。FPGA的可編程性使電路的設(shè)計更具靈活性，并使系統(tǒng)具有“軟”接收機的特點。實驗結(jié)果表明FPGA系統(tǒng)設(shè)計是正確可行的。