集成鎖相環(huán)芯片Si4133的原理及應用
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頻率合成技術是近代射頻微波系統(tǒng)的主要信號源。目前廣泛采用的是數字式頻率合成器，一般由晶體振蕩器、分頻器、鑒相器、濾波器和VCO(壓控振蕩器)等組成，將晶體振蕩器輸出的頻率信號分頻得到標準頻率信號，然后與VCO輸出的頻率信號在鑒相器中進行相位比較，并產生環(huán)路鎖定控制電壓，該電壓通過濾波器加到VCO上，便可對VCO輸出的信號進行控制和校正，直到環(huán)路被鎖定為止。
Si4133為數字鎖相式頻率合成器芯片的基本模塊框圖如圖1所示。它包含3路PLL(鎖相環(huán)路)。每路PLL由PD(相位檢測器)、LF(環(huán)路濾波器)、VCO和可編程分頻器構成。
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以1路PLL為例，簡要介紹該芯片工作原理。參考頻率fin從XIN腳輸人，通過放大器、R分頻器后，得到頻率fin／R；同時，這路VCO的輸出頻率fout經過一個N分頻器后，得到頻率fout／N；2個頻率輸人到PD進行相位比較，產生誤差控制電壓，該誤差電壓經過LF可得一誤差信號的直流分量作為VCO的輸入，用于調整VCO的輸出信號頻率，使VCO分頻后的信號頻率fout／N向fin／R近于相等，直至最后兩者頻率相等而相位同步實現鎖定。環(huán)路鎖定時，PD的輸人頻差為0，即fin／R=fout／N，fout=Nfin／R，可以通過改變輸出信號的分頻系數N和參考信號的分頻系數R來改變輸出信號的頻率。
該芯片3路PLL的VCO的中心頻率由外部電感決定，PLL可在VCO中心頻率5％范圍內調節(jié)輸出頻率。
3路PLL中2路用來進行射頻輸出；這2路射頻PLL是時分復用的，即在一個給定時間內只有1路PLL起作用。每路射頻PLL工作時，其射頻輸出頻率可在VCO的中心頻率內調節(jié)，所以通過給相應的N分頻器進行簡單編程就可達到對射頻輸出進行控制，從而工作在2個獨立的頻段。2個射頻VCO中心頻率最優(yōu)化設置分別在947 MHz和1.72 GHz之間以及在789 MHz和1.429 GHz之間。
3路PLL中另一路用來進行中頻頻率合成，該電路的VCO的中心頻率可通過接在IFLA和IFLB引腳的外部電感來調整。PLL中頻輸出頻率可在VCO中心頻率的5％內調節(jié)。電感數值不精確可通過Si4133的自動調節(jié)算法進行補償。中頻VCO的中心頻率可以在526 MHz和952 MHz之間調節(jié)。如果需要，可以通過分頻降低IF的輸出頻率。
另外，芯片使用串口編程控制，外圍電路非常簡單，使用方便。
2 頻率源設計與應用實例
2.1 頻率源電路設計
以Si4133為核心的頻率源電路原理如圖2所示，該電路可產生900 MHz的RF(射頻)信號和550 MHz的IF(中頻)信號。
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在制作中采用12 MHz高穩(wěn)定有源晶體振蕩器作為基準頻率源。射頻輸出信號須通過電容器交流耦合到負載。中頻輸出引腳也必須通過一個電容器交流耦合到它的負載。射頻1通道的外部電感的范圍是0～4.6nH；射頻2通道的外部電感的范圍是0.3 nH～6.2 nH；中頻的外部電感范圍是2.2 nH～12.0 nH。選擇電感時要考慮封裝內部的電感根據諧振頻率f=
計算。
2.2 VCO中心頻率的設置
中心頻率決定于與各自VCO相連的外部電感值。考慮到外部電感值有10％的偏差，Si4133可通過自調節(jié)算法補償電感的誤差。因為電感值為nH數量級，在確定電感值時須考慮封裝問題。每個VCO的總電感Ltot是外部電感Lext與封裝電感Lpkg之和，與總電感并聯一個標稱電容，如圖3所示。
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中心頻率計算公式為：
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2.3 串行接口的軟件控制
Si4133有16個22位的數據寄存器，寄存器0～寄存器8可編程，它們是：主設置寄存器、鑒相器增益寄存器、掉電寄存器、射頻1和射頻2的N分頻器寄存器、中頻的N分頻器寄存器、射頻1和射頻2的R分頻器寄存器、中頻的R分頻器寄存器。寄存器9～寄存器15為保留不寫。每個寄存器22位串行字包括18位數據碼和4位地址碼，通過串行通信寫寄存器，可以設置RF、IF頻率以及參考頻率的分頻系數，以得到最后需要的RF和IF頻率；同時，也可以控制PD的增益(又稱鑒相靈敏度)。通過設置PWDN引腳電平以及內部相關寄存器，可以分別設置RF和IF的低功耗工作模式、選擇需要工作的電路。AUXOUT引腳可輸出頻率失鎖信號。VCO的增益和LF的增益是不可編程設置的。
3 測試結果
在成品電路測試中，設置基準頻率源的鑒相頻率為200 kHz。測試中可明顯看出，在距中心頻率200 kHz處有雜散頻率。頻率源達到的性能指標如下：900MHz時輸出功率為0.18 dBm，相位噪聲在10 kHz、50 kHz、100 kHz偏移時分別為-69 dBc／Hz、-85 dBc／Hz、-105 dBc／Hz，雜散抑制在200 kHz和400 kHz時偏移分別為-72 dBc和-79 dBc：1.4 cHz時輸出功率為0.22 dBm，相位噪聲在10 kHz、50 kHz、100 kHz時偏移時分別為-67 dBc／Hz、-84 dBc／Hz、-103 dBc／Hz，雜散抑制在200 kHz和400 kHz時偏移分別為-70 dBc和-74 dBc；同樣，在中頻550 MHz時也有很好的性能。該頻率源相位噪聲低，雜散抑制很好，輸出頻率帶寬較大。
在進行PLL頻率合成器設計時要考慮使相位噪聲達到電路指標，消除相位噪聲帶來的影響。一般，環(huán)路的帶內相位噪聲由鑒相器、分頻器和晶振的噪聲決定，而帶外相位噪聲主要由VCO決定。對于晶振參考源、M分頻器、鑒相器、N分頻器的相位噪聲，其傳遞函數為低通形式，而對VCO而言，其相位噪聲的傳遞函數為高通形式。所以，總的輸出相位噪聲就是噪聲源相位噪聲與它們各自的傳遞函數乘積的疊加，另外，需要考慮環(huán)路帶寬對環(huán)路帶內噪聲的影響很大，若環(huán)路帶寬過窄，VCO的帶內噪聲將不可忽略。但如果選得過寬，就會引起帶外噪聲的惡化。
4 結束語
以Si4133頻率合成器芯片為核心的頻率源設計簡單，輸出頻率值可由軟件進行控制，非常方便，且相位噪聲低，雜散低，各項指標能達到設計目標要求。
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