14nm是全球半導體工藝的一個“坎”？

　　尺寸縮小是推動產(chǎn)業(yè)進步的“靈舟妙藥”，每兩年尺寸縮小70%的魔咒至此沒有延緩的跡象，2011年是22nm工藝，到2013年工藝應該到14nm。眾所周知，尺寸縮小僅是一種手段，如果缺乏尺寸縮小而帶來的紅利，業(yè)界不會盲目跟進。依目前的態(tài)勢，業(yè)界已然有所爭議，有人認為由28nm向22nm過渡時成本可能反而上升，這或是產(chǎn)業(yè)過渡過程中的正常現(xiàn)象。

　　全球半導體業(yè)中還能繼續(xù)跟蹤14nm工藝節(jié)點者可能尚余不到10家，包括英特爾、三星、臺積電、格羅方得、聯(lián)電、東芝、海力士、美光等。顯然在半導體業(yè)中領(lǐng)軍尺寸縮小的企業(yè)是NAND閃存及CPU制造商及一批FPGA廠商。而如臺積電等代工制造商，由于從市場需求出發(fā)，通常工藝制程會落后一代。由此也并非表示代工模式一定會落后于IDM，因為市場經(jīng)濟是需要權(quán)衡技術(shù)能力與成本的。近期也出現(xiàn)如FPGA的Altera跳過臺積電而直接尋求與英特爾合作開發(fā)14nmFPGA，反映市場的錯蹤復雜。

　　眾所周知，尺寸縮小僅是一種手段，如何繼續(xù)往下走，似乎業(yè)界把希望押寶在FinFET3D工藝與EUV光刻上。從長遠來看，集成電路產(chǎn)業(yè)的發(fā)展總是在性能、成本和功耗三者之間做平衡，由市場做出最后的選擇。應在保持性能的前提下，盡可能地降低成本，同時在保持性能與成本的前提下應該盡可能地降低功耗。

　　市場調(diào)研機構(gòu)Gartner的分析師DeanFreeman日前表示，目前半導體業(yè)界所面臨的情況與上世紀80年代的情形非常相似，當時業(yè)界為了擺脫面臨的發(fā)展瓶頸，開始逐步采用CMOS技術(shù)來制造內(nèi)存和邏輯芯片，從而開創(chuàng)了半導體業(yè)界的新紀元。而目前采用FinFET的3D工藝會否產(chǎn)生同樣的光環(huán)，業(yè)界值得期待。

　　14nm納米是個壁壘或者“坎”。盡管英特爾至今并沒有疑慮，仍堅挺采用193nm浸液式光刻加上兩次圖形曝光等輔助技術(shù)，將于2013年底時會推出14nm的測試芯片，并于2014年開始量產(chǎn)。然而在業(yè)界似乎已產(chǎn)生分歧，如臺積電從20nm之后的下一個工藝節(jié)點設(shè)定為16nm。

　　對于22nm/16nm級別的工藝制程，業(yè)界認為有多種晶體管結(jié)構(gòu)可供選擇，包括III-V族溝道技術(shù)、體硅技術(shù)、FinFET立體晶體管技術(shù)、FD-SOI全耗盡型平面晶體管技術(shù)以及多柵立體晶體管技術(shù)等。但是依目前的分析來看，自14nm(包括14nm)之后，采用FinFET3D結(jié)構(gòu)工藝或?qū)⒊蔀橹髁骷夹g(shù)。

　　在現(xiàn)階段尚有兩種技術(shù)在互相爭艷：一種是如英特爾表示會在22nm制程中開始采用FinFET結(jié)構(gòu)的三柵晶體管技術(shù)。另一種是如IBM、意法半導體等公司表示考慮在22nm制程節(jié)點時采用FD-SOI或者FD-UTSOI全耗盡技術(shù)。IBM公司曾經(jīng)在前兩年展示了一種基于超薄的FD-UTSOI工藝。此種工藝技術(shù)的優(yōu)點是仍然基于傳統(tǒng)的平面型晶體管結(jié)構(gòu)，不過這種工藝的SOI的硅層厚度非常薄，在5nm~6nm之間，這樣便于形成全耗盡(FD)結(jié)構(gòu)，能夠顯著減小短溝道效應(SCE)的影響。

　　盡管英特爾與IBM雙方采用的工藝技術(shù)路線不盡相同，然而市場經(jīng)濟是公平的，雙方都會各展所長，根據(jù)市場需求做出權(quán)衡。