基于fifo存儲器的聲發(fā)射信號的數(shù)據(jù)傳輸及存儲方案介紹

聲發(fā)射技術(shù)是光纖傳感技術(shù)和聲發(fā)射技術(shù)相結(jié)合的產(chǎn)物，是目前聲發(fā)射技術(shù)的發(fā)展趨勢。它將高靈敏度聲發(fā)射傳感器安裝于受力構(gòu)件表面以形成一定數(shù)目的傳感器陣列，實時接收和采集來自于材料缺陷的聲發(fā)射信號，進而通過對這些聲發(fā)射信號的識別、判斷和分析來對材料損傷缺陷進行檢測研究并對構(gòu)件強度、損傷、壽命等進行分析和研究。

　　在實際的構(gòu)件檢測中，現(xiàn)場聲源信號通常是在100～800 khz之間的微弱高頻信號，而且材料損傷檢測、聲發(fā)射源定位往往需要多個傳感器形成傳感器陣列，而聲發(fā)射信號的數(shù)據(jù)傳輸系統(tǒng)必須達到640 mbps以上的數(shù)據(jù)傳輸能力;并應具有應付突發(fā)或長時間數(shù)據(jù)接收和存儲能力。本文就是利用CPLD來實現(xiàn)對聲發(fā)射信號的采集，從而有效解決了數(shù)據(jù)的實時傳輸和存儲問題。

　　1 系統(tǒng)方案設計

　　本方案采用fifo存儲器構(gòu)成外部大容量數(shù)據(jù)緩沖區(qū)，而使用pci總線的dma傳輸方式與微機進行高速數(shù)據(jù)傳輸?，F(xiàn)場聲發(fā)射信號經(jīng)過ad轉(zhuǎn)換和驅(qū)動電路驅(qū)動后進入pci板卡，然后將部分數(shù)據(jù)鎖存，同時將并行信號轉(zhuǎn)換為串并行信號，通過cpld控制邏輯電路存入fifo。當fifo存儲器中的數(shù)據(jù)到達一定狀態(tài)時，cpld控制

　　邏輯會產(chǎn)生中斷信號給pci9054總線控制器，之后由后者啟動dma傳輸將數(shù)據(jù)傳人計算機內(nèi)存中。dma傳輸完成后，pci9054產(chǎn)生通道中斷，并由計算機將數(shù)據(jù)從內(nèi)存取出存入硬盤。該數(shù)據(jù)存儲傳輸模塊的總體框圖如圖1所示。

　　2 fifo數(shù)據(jù)存儲電路設計

　　fifo是一個先人先出的雙口緩沖器，為保證整個系統(tǒng)正常工作，fifo存儲器允許系統(tǒng)進行dma操作，以提高數(shù)據(jù)的傳輸速度。否則，數(shù)據(jù)傳輸將達不到傳輸要求，而且會大大增加cpu的負擔，甚至無法同時完成數(shù)據(jù)的存儲。

　　本設計在數(shù)據(jù)傳輸系統(tǒng)中采用了六片idt72281芯片來緩存數(shù)據(jù)，并將其分成兩組，其中由三片fifo進行字寬擴展，圖2所示是其緩存?zhèn)鬏斒疽鈭D。按照這種設計，其字寬可達27位，可以傳輸24位數(shù)據(jù)和兩個otr位。

　　3 cpld邏輯控制

　　本系統(tǒng)中由于要對高速信號進行處理，因此，對控制信號的時序要求比較嚴格。在控制芯片的選擇上要盡量選用時延小、速度快的芯片。本設計采用美國altera公司的max7000s系列可編程邏輯器件epm7128slc84-15，并采用max+plus⒗賜瓿上低車氖淙?、编译、褭─及编程＿M而完成向量測試及仿真.最后的數(shù)據(jù)可通過下載線傳輸?shù)叫酒衼硗瓿尚酒呐渲谩?/span>

　　3.1 cpld邏輯控制電路

　　cpld為采樣控制器的核心，數(shù)據(jù)傳輸所要求的嚴格時序控制關系就由cpld負責處理。它在本系統(tǒng)中主要負責產(chǎn)生與pci9054的握手信號、數(shù)據(jù)存儲器的片選信號和讀寫控制信號。cpld的外圍信號接口如圖3所示。

　　cpld可根據(jù)fifo存儲器的時序控制要求產(chǎn)生控制信號，并在第一個時鐘周期中將數(shù)據(jù)分別存入fifo和數(shù)據(jù)鎖存器74ls373中，而在第二個時鐘周期將鎖存器中的數(shù)據(jù)再存入fifo，從而完成并行數(shù)據(jù)向串行數(shù)據(jù)的轉(zhuǎn)換。同時根據(jù)存儲器的相關信號向pci9054控制器發(fā)出中斷請求，并在pci9054讀取數(shù)據(jù)時產(chǎn)生相應的控制邏輯。