如何實(shí)現(xiàn)微控制器與FPGA的接口設(shè)計(jì)

　將近一半的嵌入式設(shè)計(jì)用到FPGA，僅次于微控制器。FPGA可用于執(zhí)行任何膠合邏輯、自定義IP 、計(jì)算密集型算法加速器。通過(guò)采取一些處理任務(wù)， FPGA可以幫助提高系統(tǒng)性能，從而使單片機(jī)從周期密集的任務(wù)中騰出部分時(shí)間。FPGA還提供優(yōu)良的性能特點(diǎn)和更的靈活性，以適應(yīng)不斷變化的標(biāo)準(zhǔn)。

　　基于FPGA的MCU設(shè)計(jì)有兩種基本實(shí)現(xiàn)方式：一種是在FPGA邏輯結(jié)構(gòu)中內(nèi)置MCU軟核；一種是使用基于離散FPGA的標(biāo)準(zhǔn)MCU產(chǎn)品。FPGA內(nèi)置軟核有效果，但與標(biāo)準(zhǔn)MCU相比，該方式實(shí)現(xiàn)一個(gè)微控制器是比較昂貴和耗電的。尤其是使用基于32位ARM的內(nèi)核。結(jié)果，基于FPGA內(nèi)置軟核的FPGA MCU設(shè)計(jì)只占三分之一。其余的三分之二是基于離散FPGA的標(biāo)準(zhǔn)微控制器產(chǎn)品。

　　標(biāo)準(zhǔn)微控制器產(chǎn)品和FPGA都沒(méi)有有效的發(fā)展兩者之間的通信，甚至使用不同的語(yǔ)言。因此，它們之間的接口將是一種挑戰(zhàn)。FPGA的沒(méi)有任何專門(mén)的邏輯電路來(lái)與微控制器通訊。首先，這種邏輯模塊的設(shè)計(jì)必須從零開(kāi)始。其次，微控制器和FPGA之間的通信是異步的。特別是需要使單片機(jī)與FPGA時(shí)鐘域同步。最后，無(wú)論是接口，還是微控制器總線，都存在瓶頸問(wèn)題。MCU和FPGA之間的信息傳遞通常需要在MCU總線上循環(huán)，且通常占用資源（PIO or EBI）影響傳遞速度。因此必須注意避免與外部SRAM或閃存和微控制器總線的瓶頸問(wèn)題。

　　MCU的FPGA接口基本上有三種硬件選擇：可編程的I / O（PIO）；外部總線接口（ EBI的），如果有的話；最后，MCU之間的一個(gè)專門(mén)的接口，先進(jìn)的高速總線（ AHB ）和FPGA 。該方法的使用依賴于高端應(yīng)用和市場(chǎng)期望。

　　PIO接口

　　通過(guò)PIO 連接MCU和FPGA相對(duì)簡(jiǎn)單數(shù)據(jù)傳輸來(lái)說(shuō)比較簡(jiǎn)單，包括傳輸32位的地址， 32位數(shù)據(jù)，還有一些控制信號(hào)的控制。這就需要一個(gè)32位的PIO和一個(gè)2位PIO（圖1） 。

圖1 PIO連接FPGA

　　為了將數(shù)據(jù)傳輸?shù)紽PGA，PIO中的雙向緩沖器方向必須設(shè)置為輸出。數(shù)據(jù)傳輸?shù)紽PGA的軟件算法實(shí)現(xiàn)如下：

　　從FPGA讀取數(shù)據(jù)的方法相似。同樣，PIO中的緩沖區(qū)首先必須設(shè)置為輸出，然后改變方向?yàn)檩斎霃腇PGA讀取數(shù)據(jù)，下面是執(zhí)行代碼：

　　上述算法是一個(gè)基本的傳輸，更先進(jìn)的算法是必要在ARM微控制器和FPGA之間建立適當(dāng)?shù)耐ㄐ?。特別要注意的是，確保數(shù)據(jù)的可靠性，例如沒(méi)有因高速或等待周期造成資料遺失等。

　　訪問(wèn)時(shí)間計(jì)算的總和：

T訪問(wèn)-PIO=t1+處理階段+t2+數(shù)據(jù)階段

　　使用最大優(yōu)化的GCC編譯器，系統(tǒng)大約需要55個(gè)AHB周期向FPGA執(zhí)行寫(xiě)操作（圖2）。

圖2 PIO向FPGA 寫(xiě)數(shù)據(jù)

　　假設(shè)t2（FPGA的等待響應(yīng)時(shí)間）也大約是25個(gè) AHB周期，系統(tǒng)大約需要85個(gè)AHB周期從FPGA進(jìn)行讀操作（圖3）。

圖3 PIO從FPGA讀取數(shù)據(jù)

　　MCU自身接口連接非常簡(jiǎn)單和直截了當(dāng)。然而，在FPGA里必須用特殊的邏輯來(lái)解碼所有的由PIO生成的業(yè)務(wù)流。在大多數(shù)情況下，微控制器的業(yè)務(wù)流是完全異步。因此，F(xiàn)PGA必須能夠從微控制器中過(guò)采樣控制信號(hào)；否則，F(xiàn)PGA將錯(cuò)過(guò)時(shí)間窗口且業(yè)務(wù)流將不會(huì)最終到達(dá)FPGA內(nèi)。