基于FPGA的智能儀器遠(yuǎn)程控制系統(tǒng)設(shè)計(jì)
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在Slave FIFO模式下，CY7C68013芯片為端口2，4，6，8提供滿空標(biāo)志位FLAGA，F(xiàn)LAGB，F(xiàn)LAGC，F(xiàn)LAGD。IFCLK為FX2輸出的時(shí)鐘，可作通信的同步時(shí)鐘；SLCS為FIFO的片選信號(hào)；SLOE為FIFO輸出使能；SLRD為FIFO讀信號(hào)；SLWR為FIFO寫信號(hào)。對(duì)FPGA來說，4個(gè)端口分別為4個(gè)FI-FO。FPGA檢測(cè)4個(gè)滿空標(biāo)志位來分別對(duì)相應(yīng)的FIFO進(jìn)行讀／寫。FPGA可以選擇同步或異步讀／寫，在該設(shè)計(jì)中采用異步讀／寫。在異步Slave FIFO寫時(shí)，時(shí)鐘由FPGA提供。數(shù)據(jù)在SLWR的每個(gè)有效一無效的跳變沿時(shí)被寫入，F(xiàn)IFO寫指針遞增。異步Slave FIFO讀時(shí)，F(xiàn)IFO讀指針在SLRD的每個(gè)有效一無效的跳變沿時(shí)遞增以改變數(shù)據(jù)。
2．2 FPGA程序設(shè)計(jì)
FPGA設(shè)計(jì)是整個(gè)系統(tǒng)的核心部分，由VHDL語言實(shí)現(xiàn)。FPGA實(shí)現(xiàn)了USB與RS 232接口的轉(zhuǎn)換、數(shù)據(jù)的處理、命令的傳輸?shù)裙δ?。有了上面的接口時(shí)序，便可以進(jìn)行FPGA設(shè)計(jì)。FPGA部分的總體設(shè)計(jì)如圖3所示。本文引用地址：http://www.ex-cimer.com/article/162169.htm
模塊介紹：
USB與FPGA接口模塊：USB與FPGA之間的接口轉(zhuǎn)換模塊，主要功能為將USB接口傳過來的信息緩存到FPGA內(nèi)部FIFO，并將由數(shù)據(jù)處理模塊處理過的數(shù)據(jù)傳給USB芯片。即產(chǎn)生控制信號(hào)讀／寫USB芯片內(nèi)部FIFO?？梢杂勺x／寫FIFO兩個(gè)有限狀態(tài)機(jī)實(shí)現(xiàn)。以讀取CY7C68013芯片內(nèi)數(shù)據(jù)為例，根據(jù)異步讀USB內(nèi)的FIFO時(shí)序圖可分為4個(gè)狀態(tài)：空閑態(tài)、選擇地址態(tài)、準(zhǔn)備讀數(shù)據(jù)態(tài)、讀數(shù)據(jù)態(tài)、讀取后狀態(tài)。在空閑態(tài)，當(dāng)讀事件發(fā)生時(shí)進(jìn)入選擇地址態(tài)；在選擇地址態(tài)，使FIFOADR[1：O]指向OUT FIFO，進(jìn)入準(zhǔn)備讀數(shù)據(jù)態(tài)；在準(zhǔn)備讀數(shù)據(jù)態(tài)，如FIFO空，在本狀態(tài)等待，否則進(jìn)入讀數(shù)據(jù)態(tài)；在讀數(shù)據(jù)態(tài)，使SLOE，SLRD有效，從數(shù)據(jù)線上讀數(shù)，再使SLRD無效，以遞增FIFO讀指針，再使SLOE無效，進(jìn)入讀取后狀態(tài)；在讀取后狀態(tài)，如需傳輸更多的數(shù)，進(jìn)入準(zhǔn)備讀數(shù)據(jù)態(tài)，否則進(jìn)入空閑態(tài)。
USB數(shù)據(jù)緩存模塊：用來緩存計(jì)算機(jī)發(fā)給智能儀器的指令等信息。是由FPGA芯片的IP核生成的先入先出存儲(chǔ)器FIFO。容量為8b×512dept-h。占用1個(gè)塊RAM資源。
RS 232數(shù)據(jù)緩存模塊：用來緩存由智能儀器發(fā)出的數(shù)據(jù)。是由FPGA IP核生成的先入先出存儲(chǔ)器FIFO。容量為8 b×512 depth，占用1個(gè)塊RAM資源。
RS 232與FPGA接口模塊：RS 232與FPGA之間的接口轉(zhuǎn)換模塊。主要功能為進(jìn)行串／并和并／串轉(zhuǎn)換。將USB數(shù)據(jù)緩存模塊中緩存的內(nèi)容以合適的速率通過串口發(fā)給智能儀器，并將智能儀器發(fā)出的數(shù)據(jù)緩存到RS 232數(shù)據(jù)緩存模塊中。此模塊也是由兩個(gè)狀態(tài)機(jī)實(shí)現(xiàn)。串口通信必須要設(shè)定波特率，這里采用的波特率為9 600 Kb／s，采用的時(shí)鐘為50 MHz，相當(dāng)于傳送1位數(shù)據(jù)需要約5 028個(gè)時(shí)鐘周期，這里采用減法計(jì)數(shù)器來控制，即計(jì)數(shù)器計(jì)到5 028個(gè)時(shí)鐘周期后，就開始傳輸下一位數(shù)據(jù)。
數(shù)據(jù)處理模塊：主要功能為根據(jù)上位機(jī)的指令對(duì)RS 232數(shù)據(jù)緩存中的數(shù)據(jù)做出相應(yīng)的處理。處理后再向上位機(jī)傳。主要的處理方式有定時(shí)取數(shù)、平滑處理等。實(shí)現(xiàn)方式由狀態(tài)機(jī)等實(shí)現(xiàn)。FPGA頂層模塊：主要負(fù)責(zé)各模塊間數(shù)據(jù)流的流向。以及與外部芯片相連的輸入輸出信號(hào)的定義。
系統(tǒng)在工作時(shí)，在采集數(shù)據(jù)上傳上位機(jī)時(shí)，數(shù)據(jù)通道為：智能儀器發(fā)送的數(shù)據(jù)通過RS 232接口模塊存在RS232數(shù)據(jù)緩存模塊中緩存。當(dāng)緩存到一定的數(shù)據(jù)量后，再通過數(shù)據(jù)處理模塊連續(xù)的讀取FIFO中的數(shù)據(jù)并根據(jù)上位機(jī)發(fā)送的命令進(jìn)行相應(yīng)的數(shù)據(jù)處理，然后將處理的數(shù)據(jù)通過USB與FPGA接口模塊傳給USB接口。在上位機(jī)下發(fā)控制命令時(shí)，數(shù)據(jù)通道為：上位機(jī)發(fā)送的命令通過USB口傳給FPGA的RS 232與FPGA接口模塊，此模塊判斷是數(shù)據(jù)處理指令還是控制儀器指令。如果是數(shù)據(jù)處理指令，則傳向數(shù)據(jù)處理模塊讓其按要求進(jìn)行數(shù)據(jù)處理。如果是控制儀器指令，則將其存入U(xiǎn)SB數(shù)據(jù)緩存模塊中，再由RS 232與FPGA接口模塊讀取，轉(zhuǎn)成RS2322格式后傳出。由于RS 232接口速度比USB接口慢，用FPGA內(nèi)部的異步時(shí)鐘FIFO解決速率匹配問題。將通過RS 232傳過來的數(shù)據(jù)緩存在FIFO中，然后存到一定數(shù)據(jù)量后再全部連續(xù)的取出，如此往復(fù)，從而實(shí)現(xiàn)數(shù)據(jù)的連續(xù)采集及上位機(jī)的實(shí)時(shí)顯示。將通過USB傳過來的數(shù)據(jù)放在另一個(gè)FIFO中緩存，讓FPGA按照RS232的速率進(jìn)行讀取。這樣可以防止RS 232的速度跟不上USB的速度而產(chǎn)生的數(shù)據(jù)丟失。
評(píng)論