X光安檢機(jī)控制信號(hào)時(shí)鐘提取的設(shè)計(jì)與實(shí)現(xiàn)

從圖4可以發(fā)現(xiàn)，對(duì)于error信號(hào)，若前一位數(shù)據(jù)存在跳變，則輸出高電平，否則輸出低電平。對(duì)于sign信號(hào)，當(dāng)估算時(shí)鐘超前時(shí)，輸出高電平，滯后時(shí)，輸出低電平。該模塊輸出的兩路信號(hào)將作為環(huán)路濾波器的輸入信號(hào)，對(duì)下級(jí)結(jié)構(gòu)進(jìn)行控制。
2．2 數(shù)字環(huán)路濾波器
數(shù)字環(huán)路濾波器在鎖相環(huán)路系統(tǒng)中主要起兩種作用：其一，輸出超前調(diào)整信號(hào)及滯后調(diào)整信號(hào)，以控制數(shù)控振蕩器模塊，對(duì)估計(jì)時(shí)鐘進(jìn)行相位調(diào)整；其二，有數(shù)字濾波作用，對(duì)噪聲信號(hào)及高頻干擾信號(hào)起到較好的抑制作用。數(shù)字環(huán)路濾波器內(nèi)部擁有容量為2N的計(jì)數(shù)器，能夠有效消除隨機(jī)出現(xiàn)的具有正態(tài)分布特性的噪聲信號(hào)。容量2N值越大，對(duì)噪聲抑制效果越好，但同時(shí)2N值越大，跟蹤速度越慢，實(shí)時(shí)捕捉能力下降。所以設(shè)計(jì)時(shí)，2N值的選取要綜合考慮安檢系統(tǒng)的實(shí)際參數(shù)要求。出于減少占用FPGA系統(tǒng)資源的考慮，該系統(tǒng)采用隨即徘徊濾波器作為實(shí)現(xiàn)方案。該濾波器原理框圖如圖5所示。

在實(shí)現(xiàn)方案中，環(huán)路濾波器通過加減計(jì)數(shù)邏輯單元實(shí)現(xiàn)。通過讀取鑒相單元輸出的兩路使能信號(hào)對(duì)計(jì)數(shù)器進(jìn)行代數(shù)累加或累減操作，當(dāng)達(dá)到記數(shù)的邊界值0或2N時(shí)在輸出端送出insert(插入時(shí)鐘周期)或deduct(扣除時(shí)鐘周期)，與此同時(shí)，計(jì)數(shù)器內(nèi)部寄存器值從2N自動(dòng)恢復(fù)到N，重新開始。

該模塊如圖6所示，其中clkl是記數(shù)時(shí)鐘，由數(shù)控振蕩器模塊內(nèi)部分頻得到；clr是啟動(dòng)清零控制端；en接前端模塊的error信號(hào)，該引腳是對(duì)記數(shù)功能的使能，即在輸入數(shù)據(jù)(Data_in)有跳變時(shí)，才能判斷相位誤差；up_down是加減記數(shù)輸入，與上級(jí)模塊的sign使能信號(hào)相連，當(dāng)sign=1時(shí)，做累加操作，當(dāng)sign=0時(shí)，做累減操作，直到代數(shù)累加／累減運(yùn)算到0或2N時(shí)，再對(duì)累加／累減計(jì)數(shù)器進(jìn)行恢復(fù)。