基于ARM+FPGA的重構控制器設計

3 重構控制器設計
3．1 硬件系統(tǒng)組成
其主要功能是控制按照用戶不同需求控制調(diào)用不同的方案配置目標可編程器件。它主要包括ARM處理器、FPGA、FLASH存儲器和對外總線接口，各功能部件主要功能如下：
(1)ARM處理器選用AT91FR40162S，其主要功能是控制模擬JTAG接口的FPGA讀取FLASH存儲器中的重構方案，實現(xiàn)在系統(tǒng)配置；
(2) FPGA協(xié)處理器選用 Xilinx公司SPARTEN3AN系列的XC3S700AN-FGG484，是基于非易失性存儲的FPGA，自身帶有PROM，它作為外部總線和ARM控制器之間的雙端口，主要功能是模擬JTAG接口實現(xiàn)TAP控制器時序，完成配置方案數(shù)據(jù)的并串轉(zhuǎn)換并輸出至外部總線；
(3)FLAsH存儲器容量為32M×16 b，用于處理器的上電引導、存放多種重構配置方案。由于要求的存儲容量較大，采用SPANSION公司S29GL512P(32M×16 b)的存儲空間，訪問速度為110 ns，可以達到25 ns快速頁存取和相應的90 ns隨機存取時間，F(xiàn)BGA封裝；
(4)外部總線接口，可采用1路RS 232驅(qū)動接收器，實現(xiàn)和外部通信的接口；
(5)測試線TCK，TMS，TDI和TD0，是重構控制器向目標可編程器件提供所需的JTAG TAP激勵，分別控制目標多個FPGA的重構配置和反饋重構信息。
3．2 重構控制器工作原理
ARM執(zhí)行的初始化工作包括程序更新加載運行，F(xiàn)PGA參數(shù)設定等；FPGA設定內(nèi)部寄存器和邏輯狀態(tài)的初始值、內(nèi)部緩沖區(qū)數(shù)據(jù)清零等。
重構控制器示意圖如圖4所示。圖中ARM處理器一方面通過ARM總線讀取外部FLASH中的配置方案，對其進行并串轉(zhuǎn)化操作，將其存儲到FLASH存儲器中；另一方面重構控制器中模擬TAP控制器的FPGA，從ARM內(nèi)置的FLASH存儲器中讀取配置文件，并執(zhí)行ARM處理器發(fā)出的指令解譯該文件，重構控制器解釋二進制文件方法如下：在ARM處理器的控制下，從裝載配置文件的FLASH中讀出一個字節(jié)，判斷是哪條JTAG指令，然后根據(jù)指令的格式作具體的處理，產(chǎn)生TCK，TMs，TDI和TDO信號，作為目標可編程器件的JTAG接口激勵，與目標可編程器件的JTAG口串聯(lián)成菊花鏈，在ARM處理器的控制下，對目標可編程器件進行在系統(tǒng)編程。被重構的FPGA由支持局部動態(tài)重構的xilinx公司的Virtex-4系列FPGA來實現(xiàn)。

4 結 語
本文介紹的重構控制器既具有ARM微控制器所擁有的高速處理器核、體積小、集成度高、運算速度快、存儲器容量大、功耗低等特點，又具有FPGA強大的并行計算能力和方便靈活的動態(tài)可重構性，使硬件信息(可編程器件的配置信息)像軟件程序一樣被動態(tài)調(diào)用或修改。對于特定的目標FPGA芯片，在一定控制邏輯的驅(qū)動下，對芯片的全部或部分邏輯資源重新進行動態(tài)配置，從而實現(xiàn)硬件的時分復用，靈活快速地改變系統(tǒng)功能，節(jié)省邏輯資源，滿足大規(guī)模應用需求。