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          半導(dǎo)體搶入16/14nm FinFET制程 業(yè)者掠地

          作者: 時(shí)間:2013-08-27 來源:新電子 收藏

            EDA業(yè)者正大舉在FinFET市場攻城掠地。隨著臺(tái)積電、聯(lián)電和英特爾(Intel)等制造大廠積極投入16/14奈米FinFET制程研發(fā),EDA工具開發(fā)商也亦步亦趨,并爭相發(fā)布相應(yīng)解決方案,以協(xié)助IC設(shè)計(jì)商克服電晶體結(jié)構(gòu)改變所帶來的新挑戰(zhàn),卡位先進(jìn)制程市場。

          本文引用地址:http://www.ex-cimer.com/article/164321.htm

            16/14奈米(nm)先進(jìn)制程電子設(shè)計(jì)自動(dòng)化(EDA)市場戰(zhàn)火正式點(diǎn)燃。相較起28/20奈米制程,16/14奈米以下制程采用的鰭式場效電晶體(FinFET)結(jié)構(gòu)不僅提升晶片設(shè)計(jì)困難度(圖1),更可能拖累產(chǎn)品出貨時(shí)程,為協(xié)助客戶能突破FinFET制程設(shè)計(jì)瓶頸,EDA廠商不約而同發(fā)布針對FinFET制程的最新解決方案,欲于新一波的晶片設(shè)計(jì)商機(jī)中迅速擴(kuò)大市占。

            與平面電晶體結(jié)構(gòu)不同的FinFET制程,將帶給IC設(shè)計(jì)商另一波挑戰(zhàn)

            例如益華(Cadence)即針對28奈米以下制程及FinFET制程發(fā)布最新版Virtuoso布局(Layout)設(shè)計(jì)套件,該套件具備電子意識(shí)設(shè)計(jì)(ElectricallyAwareDesign,EAD)功能,可以協(xié)助行動(dòng)裝置積體電路(IC)設(shè)計(jì)商縮短產(chǎn)品設(shè)計(jì)周期并提高客制IC效能。

            新思科技(Synopsys)則是攜手聯(lián)電宣布兩家公司的合作已獲得初步成果;聯(lián)電采用新思科技DesignWare邏輯庫IP組合和Galaxy實(shí)作平臺(tái)StarRC寄生參數(shù)提取工具,成功完成聯(lián)電第一個(gè)14奈米FinFET制程驗(yàn)證工具設(shè)計(jì)定案。

            益華客制IC與仿真(Simulation)產(chǎn)品管理資深團(tuán)隊(duì)總監(jiān)WilburLuo(圖2)表示,制程由28奈米演進(jìn)至16/14奈米FinFET制程的過程中,IC設(shè)計(jì)商會(huì)面臨愈來愈嚴(yán)重的電致遷移(Electromigration,EM)問題以及布局依賴效應(yīng),加上先進(jìn)制程設(shè)計(jì)規(guī)則多且復(fù)雜,將導(dǎo)致IC設(shè)計(jì)工程師在設(shè)計(jì)和驗(yàn)證數(shù)十億電晶體的同時(shí),也面臨龐大的上市時(shí)程壓力。

            為協(xié)助客戶順利克服FinFET制程挑戰(zhàn),益華發(fā)表新Virtuoso設(shè)計(jì)套件,該套件可針對電致遷移問題,在工程師繪制布局時(shí)提出分析及警告,讓工程師即時(shí)更正其設(shè)計(jì);此外,Virtuoso設(shè)計(jì)套件亦具備在類比設(shè)計(jì)環(huán)境的仿真過程中擷取電流、電壓資訊,并傳送至布局環(huán)境的能力。

            另一方面,Virtuoso設(shè)計(jì)套件可實(shí)現(xiàn)部分布局(PartialLayout)功能,亦即工程師可直接在布局設(shè)計(jì)過程中即時(shí)電子化分析、模擬、驗(yàn)證內(nèi)部連結(jié),以確保其布局架構(gòu)正確(圖2)。該設(shè)計(jì)功能讓工程師減少其設(shè)計(jì)往返(Iteration)時(shí)間,以及避免其晶片過度設(shè)計(jì)(OverDesign),進(jìn)而導(dǎo)致耗電高、影響晶片效能,及占位空間增加等問題。

            在EDA設(shè)計(jì)工具的幫助下,工程師可在設(shè)計(jì)周期中提早發(fā)現(xiàn)問題并及時(shí)解決

            Luo指出,博通(Broadcom)已于28奈米制程實(shí)際使用Virtuoso布局套件,而其通訊晶片在提高效能表現(xiàn)與縮小尺寸之余,更受惠于Virtuoso部分布局功能,而較上一代晶片縮短30%的設(shè)計(jì)時(shí)程。他認(rèn)為,未來IC設(shè)計(jì)商在FinFET制程世代將面臨更嚴(yán)峻的挑戰(zhàn),而Virtuoso設(shè)計(jì)套件的角色也將更加吃重。

            另一方面,臺(tái)積電也宣布將擴(kuò)大與益華在Virtuoso設(shè)計(jì)平臺(tái)上的合作關(guān)系,以設(shè)計(jì)和驗(yàn)證其先進(jìn)制程矽智財(cái)(IP),同時(shí),臺(tái)積電亦將以SKILL為基礎(chǔ)的制程設(shè)計(jì)套件(PDKs)擴(kuò)大應(yīng)用于16奈米制程,以實(shí)現(xiàn)Virtuoso設(shè)計(jì)平臺(tái)的色彩意識(shí)布局(Color-awareLayout)、先進(jìn)繞線(AdvancedRouting)和自動(dòng)對準(zhǔn)(Auto-alignment)等功能。

            事實(shí)上,不僅臺(tái)積電在FinFET制程布局上煞費(fèi)苦心,臺(tái)灣另一家晶圓代工廠聯(lián)電,亦已于6月底完成首款14奈米FinFET制程驗(yàn)證工具的設(shè)計(jì)定案,而新思科技正是協(xié)助其設(shè)計(jì)的重要功臣。

            新思提供關(guān)鍵IP聯(lián)電14nm制程達(dá)陣

            聯(lián)電市場行銷副總郭天全表示,此次設(shè)計(jì)定案的成功,是聯(lián)電技術(shù)研發(fā)的重要里程碑,聯(lián)電的目標(biāo)是提供客戶高競爭力的FinFET技術(shù)解決方案,協(xié)助客戶產(chǎn)品走在技術(shù)前端。聯(lián)電選擇新思科技做為此次重要合作伙伴,原因在于新思科技在FinFET領(lǐng)域的專業(yè),以及在先進(jìn)制程開發(fā)DesignWare矽智財(cái)?shù)呢S富經(jīng)驗(yàn)。此次合作成果將可大大嘉惠IC設(shè)計(jì)公司,為客戶帶來功耗、效能、成本等各面向的產(chǎn)品競爭力。

            新思科技矽智財(cái)與系統(tǒng)行銷副總JohnKoeter表示,新思科技致力于開發(fā)開發(fā)通過驗(yàn)證的FinFET矽智財(cái)與IC設(shè)計(jì)工具,可協(xié)助聯(lián)電認(rèn)證關(guān)鍵制程和矽智財(cái)測試結(jié)構(gòu),藉此降低IC設(shè)計(jì)公司整合產(chǎn)品的風(fēng)險(xiǎn),并且加速其產(chǎn)品的量產(chǎn)時(shí)程。

            據(jù)了解,聯(lián)電將在2015年量產(chǎn)首批產(chǎn)品,緊追英特爾(Intel)及臺(tái)積電的腳步。事實(shí)上,由于FinFET制程具備高效能、低功耗,以及比平面互補(bǔ)式金屬氧化物(CMOS)制程較低的數(shù)據(jù)保留電壓等優(yōu)勢,因而成為IC設(shè)計(jì)公司高度重視的先進(jìn)制程節(jié)點(diǎn)。

            新思科技制程驗(yàn)證工具將提供初期數(shù)據(jù),讓聯(lián)電得以調(diào)整其14奈米FinFET制程,藉以得到最佳化功耗、性能和裸晶(Die)面積。同時(shí),新思科技驗(yàn)證工具也提供制程檢視數(shù)據(jù),讓聯(lián)電FinFET模擬模型與矽制程結(jié)果具更高關(guān)聯(lián)性。

            新思科技DesignWareFinFET邏輯庫矽智財(cái)(IP)組合包括高速、高密度、低功耗的標(biāo)準(zhǔn)元件(StandardCell),內(nèi)含多重臨界電壓(VoltageThreshold)工具并支援多重通道長度,以降低漏電流(圖3)。

            完善的IP組合是確保IC設(shè)計(jì)品質(zhì)的重要工具

            另一方面,新思科技StarRC(Resistance/Capacitance)寄生參數(shù)提取工具提供14奈米先進(jìn)擷取技術(shù),該技術(shù)奠基于FinFET元件特有的三維(3D)模型。StarRC工具具備可精準(zhǔn)描述FinFET電晶體擷取資料的獨(dú)特能力,因此,其嵌入式解決工具可產(chǎn)生最高精度的電阻/電容寄生模型,讓IP開發(fā)商能夠優(yōu)化產(chǎn)品高效能及低功耗特色。

            至于明導(dǎo)國際(MentorGraphics)也已于5月獲得臺(tái)積電認(rèn)證16奈米FinFET驗(yàn)證工具,并與三星(Samsung)共同策畫14奈米制程處理設(shè)計(jì)套件。

            顯而易見,各大EDA廠及晶圓廠的目光已全面集中于16/14奈米FinFET制程的龐大商機(jī),并且在先進(jìn)制程的設(shè)計(jì)過程中,雙方不僅須加強(qiáng)自身產(chǎn)品競爭力,更須仰賴跟彼此的資源交換、互通有無,才能搶先于競爭對手之前交付客戶最理想的解決方案。



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