基于DSP Builder的帶寬自適應(yīng)全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)

使用DSP Builder庫(kù)中的Signal Compiler模塊將圖3建立的全數(shù)字鎖相環(huán)模型轉(zhuǎn)化為VHDL語(yǔ)言代碼。該設(shè)計(jì)通過(guò)QuartusⅡ軟件完成帶寬自適應(yīng)全數(shù)字鎖相環(huán)的整體時(shí)序仿真。圖5為輸入信號(hào)Phi_ref由20 MHz跳變到5 MHz時(shí)的時(shí)序仿真圖；圖6為輸入信號(hào)Phi_ref由31 MHz跳變到62 MHz時(shí)的時(shí)序仿真圖。通過(guò)對(duì)所設(shè)計(jì)的全數(shù)字鎖相環(huán)的Matlab／Simu-link仿真和QuartusⅡ時(shí)序仿真可以看出：該系統(tǒng)能夠實(shí)現(xiàn)鎖頻的功能；同時(shí)該系統(tǒng)具有自適應(yīng)的特性，在輸入信號(hào)很大變化范圍內(nèi)都具有良好的性能；最后該系統(tǒng)對(duì)頻率發(fā)生階躍跳變的輸入信號(hào)亦具有很好的跟蹤性能。

3．2 FPGA實(shí)現(xiàn)及硬件測(cè)試
由于Signal Compiler模塊可以自動(dòng)地將DSPbuilder建立的模型文件轉(zhuǎn)化為QuartusⅡ環(huán)境下的工程文件，因此，該設(shè)計(jì)在完成軟件仿真后結(jié)合FPGA試驗(yàn)箱，在生成的工程下進(jìn)行引腳的鎖定、編譯適配下載到FPGA芯片，實(shí)現(xiàn)所設(shè)計(jì)的帶寬自適應(yīng)全數(shù)字鎖相環(huán)，并完成硬件測(cè)試。在硬件測(cè)試中需要用到信號(hào)發(fā)生器和示波器，信號(hào)發(fā)生器用來(lái)產(chǎn)生鎖相環(huán)的輸入測(cè)試信號(hào)，示波器用來(lái)觀測(cè)鎖相環(huán)的輸入／輸出波形。圖7為輸入信號(hào)Phi_ref取不同頻率時(shí)的實(shí)測(cè)波形。

以上的軟件仿真與硬件測(cè)試都表明，設(shè)計(jì)的帶寬自適應(yīng)全數(shù)字鎖相環(huán)系統(tǒng)能過(guò)實(shí)現(xiàn)鎖頻的功能，設(shè)計(jì)是成功可行的。

4 結(jié)語(yǔ)
本文使用DSP Builder建立系統(tǒng)模型完成全數(shù)字鎖相環(huán)設(shè)計(jì)，理論分析和仿真結(jié)果基本一致。從以上設(shè)計(jì)過(guò)程可以看出：基于DSP Buil-der完成全數(shù)字鎖相環(huán)設(shè)計(jì)的方法，使得設(shè)計(jì)者可以利用Simulink快捷靈活的建模仿真功能和Matlab強(qiáng)大的數(shù)據(jù)分析能力進(jìn)行FPGA系統(tǒng)級(jí)的建模仿真，并使得設(shè)計(jì)者從編寫(xiě)VHDL或者Verilog HDL等代碼語(yǔ)言的繁瑣工作中解放出來(lái)，而專(zhuān)注于在Matlab／Simulink下搭建系統(tǒng)模型的工作上，縮短了設(shè)計(jì)周期，提高了設(shè)計(jì)的靈活性。