模數(shù)轉(zhuǎn)換技術(shù)及其發(fā)展

當(dāng)前，為了適應(yīng)計(jì)算機(jī)、通訊和多媒體技術(shù)的飛速發(fā)展以及高新技術(shù)領(lǐng)域的數(shù)字化進(jìn)程不斷加快，ADC在工藝、結(jié)構(gòu)、性能上都有了很大的變化，正在朝著低功耗、高速、高分辨率的方向發(fā)展。

1 ADC的主要類型

目前，世界上有多種類型的ADC，有傳統(tǒng)的并行、逐次逼近型、積分型ADC，也有近年來新發(fā)展起來的∑-Δ型和流水線型ADC，多種類型的ADC各有其優(yōu)缺點(diǎn)并能滿足不同的具體應(yīng)用要求。低功耗、高速、高分辨率是新型的ADC的發(fā)展方向，同時ADC的這一發(fā)展方向?qū)⑦m應(yīng)現(xiàn)代數(shù)字電子技術(shù)的發(fā)展。

任何ADC都包括三個基本功能：抽樣、量化和編碼。抽樣過程將模擬信號在時間上離散化，使之成為抽樣信號；量化將抽樣信號的幅度離散化使之成為數(shù)字信號；編碼則將數(shù)字信號最彈簧表示成數(shù)字系統(tǒng)所能接受的形式。如何實(shí)現(xiàn)這三個功能就決定了ADC的形式和性能。同時，ADC的分辨率越高，需要的轉(zhuǎn)換時間就越長，轉(zhuǎn)換速度就越低，故ADC的分辨率和轉(zhuǎn)換速率兩者總是相互制約的。因而在發(fā)展高分辨率ADC的同時要兼顧高速，在發(fā)展高速ADC的同時要兼顧高分辨率，在此基礎(chǔ)上還要考慮功耗、體積、便捷性、多功能、與計(jì)算機(jī)及通訊網(wǎng)絡(luò)的兼容性以及應(yīng)用領(lǐng)域的特殊要求等問題，這樣也使得ADC的結(jié)構(gòu)和分類錯綜復(fù)雜。目前， ADC集成電路主要有以下幾種類型。   

1.1 并行比較ADC

并行比較ADC是現(xiàn)今速度最快的模/數(shù)轉(zhuǎn)換器，采樣速率在1GSPS以上，通常稱為“閃爍式”ADC。它由電阻分壓器、比較器、緩沖器及編碼器四種分組成。這種結(jié)構(gòu)的ADC所有位的轉(zhuǎn)換同時完成，其轉(zhuǎn)換時間主取決于比較器的開關(guān)速度、編碼器的傳輸時間延遲等。增加輸出代碼對轉(zhuǎn)換時間的影響較小，但隨著分辨率的提高，需要高密度的模擬設(shè)計(jì)以實(shí)現(xiàn)轉(zhuǎn)換所必需的數(shù)量很大的精密分壓電阻和比較器電路。輸出數(shù)字增加一位，精密電阻數(shù)量就要增加一倍，比較器也近似增加一倍。例如，n位的ADC需要2n個精密電阻和2(n-1)個并聯(lián)比較器。分壓電阻網(wǎng)絡(luò)彼此相差1個最低有效位VR/2n,如圖1所示。

閃爍式ADC的分辨率受管芯尺寸、過大的輸入電容、大量比較器所產(chǎn)生的功率消耗等限制。結(jié)果重復(fù)的并聯(lián)比較器如果精度不匹配，還會造成靜態(tài)誤差，如會使輸入失調(diào)電壓增大。同，這一類型的ADC由于比較器的亞穩(wěn)壓、編碼氣泡，還會產(chǎn)生離散的、不精確的輸出，即所謂的“火花碼”。這類ADC的優(yōu)點(diǎn)是模/數(shù)轉(zhuǎn)換速度最高，缺點(diǎn)是分辨率不高，功耗大，成本高。

現(xiàn)代發(fā)展的高速 ADC電路結(jié)構(gòu)主要采用這種全并行的ADC，但由于功率和體積的限制，要制造高分辨率閃爍式ADC是不現(xiàn)實(shí)的。由兩個較低分辨率的閃爍式ADC構(gòu)成較高分辨率的半閃爍式ADC或分級型ADC是當(dāng)今世界制造高速ADC的主要方式。圖2所示是一個8位的兩級并行半閃爍式ADC的原理框圖。其轉(zhuǎn)換過程分為兩步：第一步是粗化量化。先用并行方式進(jìn)行高4位的轉(zhuǎn)換，作為轉(zhuǎn)換后的高4位輸出，同時再把數(shù)字輸出進(jìn)行D/A轉(zhuǎn)換，恢復(fù)成模擬電壓。第二步是進(jìn)一步細(xì)化量化。把原輸入電壓與D/A 轉(zhuǎn)換器輸出的模擬電壓相減，其差值再進(jìn)行低4全的A/D轉(zhuǎn)換。然后將上述兩級A/D轉(zhuǎn)換器的數(shù)字輸出并聯(lián)后作為總的輸出。這樣，在轉(zhuǎn)換速度上作出了一點(diǎn)犧牲，但解決了分辨率提高和元件數(shù)目刷增的矛盾?，F(xiàn)代高速ADC與普通ADC相比的主要特點(diǎn)是：單電源性能；將基準(zhǔn)電源、采樣保持器和增益放大器集成在一塊芯片上，集成度高；采用標(biāo)準(zhǔn)的0.6μm的CMOS工藝開發(fā)各種價格的低功耗ADC。 

1.2 逐次逼近型

逐次逼近型ADC是應(yīng)用非常廣泛的模/數(shù)轉(zhuǎn)換方法，它由比較器、D/A轉(zhuǎn)換器、比較寄存器SAR、時鐘發(fā)生器以及控制邏輯電路組成，將采樣輸入信號與已知電壓不斷進(jìn)行比較，然后轉(zhuǎn)換成二進(jìn)制數(shù)。其原理圖如圖3所示，首先將DAC的最高有效位MSB保存到SAR，接著將該值對應(yīng)的電壓與輸入電壓進(jìn)行比較。比較器輸出被反饋到DAC，并在一次比較前對其進(jìn)行修正。在邏輯控制電路和時鐘驅(qū)動下，SAR不斷進(jìn)行比較和移位操作，直到完成LSB的轉(zhuǎn)換，此時所產(chǎn)生的 DAC輸出逼近輸入電壓的