基于FPGA的音頻處理芯片的設(shè)計(jì)

3.4.4并串轉(zhuǎn)換輸出模塊[7] (Parallel2Serial)
?Parallel2Serial將并行信號(hào)轉(zhuǎn)化為串行信號(hào)

?Parallel2Serial的輸入是DataIn(15 downto 0)，DataClk，F(xiàn)rameSync

?Parallel2Serial的輸出是DataOut

3.4.5主控制器模塊(Main Controller)
·主控制器模塊是整個(gè)設(shè)計(jì)的核心，它協(xié)調(diào)控制著其他各個(gè)模塊的工作

·主控制器模塊是根據(jù)操作流程圖設(shè)計(jì)的一個(gè)狀態(tài)機(jī)

3.4.6 地址生成模塊(AddressGen)
·PhysicalAddress實(shí)際上是一個(gè)加法器,將VirtualAddress與BaseAddress相加產(chǎn)生讀地址

·BaseAddress實(shí)際上是一個(gè)計(jì)數(shù)器，IncreaseBase信號(hào)控制加1，產(chǎn)生寫地址

·MUX選擇讀地址或者是寫地址到DataRAM

4 音頻處理芯片的仿真
4.1 仿真波形

4.2 仿真結(jié)果
通過(guò)程序，對(duì)一組輸入序列進(jìn)行了仿真結(jié)果比較，所獲得的結(jié)果如表1所示。

表1：仿真結(jié)果比較


通過(guò)表1可以看出音頻處理芯片達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)，效果良好。

可以看到，期望值和仿真結(jié)果在最后一位會(huì)有±1的誤差，這是由于我們采用的移位算法將最后一位移出時(shí)不進(jìn)行四舍五入造成的。經(jīng)過(guò)計(jì)算，這種誤差不會(huì)影響FIR的精度。

5 結(jié)束語(yǔ)
本文設(shè)計(jì)的音頻處理芯片主要實(shí)現(xiàn)FIR濾波器功能，可以滿足較為簡(jiǎn)單的語(yǔ)音信號(hào)處理的需要。用POT系數(shù)表示方法來(lái)表示系統(tǒng)參數(shù)，用一個(gè)加法器和一個(gè)移位寄存器實(shí)現(xiàn)乘法器的功能，這樣在面積功耗上就有相當(dāng)大的優(yōu)勢(shì)。設(shè)計(jì)過(guò)程是采用自頂向下的設(shè)計(jì)方法。最終的仿真結(jié)果符合預(yù)期的要求