65nm半導(dǎo)體工藝發(fā)展策略

摘要： 本文研究Altera在65nm工藝上的工程策略，介紹公司如何為客戶(hù)降低生產(chǎn)和計(jì)劃風(fēng)險(xiǎn)，并同時(shí)從根本上提高密度、性能，及降低成本和功耗。

關(guān)鍵詞： 65nm；FPGA；功耗

引言

Altera在65nm半導(dǎo)體制造工藝上的發(fā)展策略是充分利用先進(jìn)的技術(shù)和方法，以最低的成本為客戶(hù)提供性能最好的器件，同時(shí)降低客戶(hù)風(fēng)險(xiǎn)，保證產(chǎn)品盡快面市。Altera在130nm和90nm器件上的市場(chǎng)份額表明，有效控制高端半導(dǎo)體技術(shù)中存在的風(fēng)險(xiǎn)，能夠提高FPGA體系結(jié)構(gòu)在市場(chǎng)上的受歡迎程度。因此，早自2003年初以來(lái)，Altera就一直在穩(wěn)步開(kāi)發(fā)和測(cè)試其65nm技術(shù)。本文研究Altera在65nm工藝上的工程策略，介紹公司如何為客戶(hù)降低生產(chǎn)和計(jì)劃風(fēng)險(xiǎn)，并同時(shí)從根本上提高密度、性能，及降低成本和功耗。

隨著半導(dǎo)體制造技術(shù)達(dá)到新的極限，在65nm工藝節(jié)點(diǎn)上出現(xiàn)了特殊的產(chǎn)品規(guī)劃、設(shè)計(jì)和交付挑戰(zhàn)。在130nm和90nm通道尺度上還可以處理的深亞微米效應(yīng)，包括功耗增加、工藝偏差以及參數(shù)失效等，成為65nm工藝最顯著的工程挑戰(zhàn)。這一工藝節(jié)點(diǎn)的IC開(kāi)發(fā)存在很大的風(fēng)險(xiǎn)，會(huì)影響FPGA的工藝和性能。由于許多客戶(hù)選擇了可編程邏輯作為減小風(fēng)險(xiǎn)的策略，Altera應(yīng)用業(yè)界最前沿、最全面的方法來(lái)控制這種風(fēng)險(xiǎn)。

65nm的功耗

邁向65nm工藝體現(xiàn)了Moore定律對(duì)密度和性能的預(yù)測(cè)。例如，與基于90nm的Stratix II器件相比，下一代65nm工藝Stratix FPGA系列在性能上高出20％，將進(jìn)一步鞏固Altera在密度上的領(lǐng)先地位，并擴(kuò)大Altera的器件優(yōu)勢(shì)。65nm工藝也將降低Altera Cyclone系列器件的成本，與競(jìng)爭(zhēng)產(chǎn)品相比，具有更大的性?xún)r(jià)比優(yōu)勢(shì)。

然而，65nm工藝在性能上的提高會(huì)導(dǎo)致功耗明顯增加，器件可能會(huì)消耗過(guò)高的功率。如果不采用降低功耗的方法，由于靜態(tài)功耗增加，65nm工藝的功耗將成為關(guān)鍵問(wèn)題。漏電流是導(dǎo)致靜態(tài)功耗增加的主要原因，漏電流包括65nm工藝上更薄的柵極氧化層隧道電流，以及亞閾值泄漏等(溝道和漏極至源極電流)。圖1顯示了這些漏電流源(藍(lán)色表示)是怎樣隨著邏輯門(mén)尺寸(綠色表示)的下降而增加的。同樣的，如果不采取特殊的功耗優(yōu)化措施，由于開(kāi)關(guān)晶體管密度的增加以及開(kāi)關(guān)頻率的增加，動(dòng)態(tài)功耗也會(huì)增加。

 圖1  在更小的工藝尺寸上，靜態(tài)功耗會(huì)顯著增加

盡管不同應(yīng)用有不同的功耗要求，低功耗在成本、復(fù)雜度和可靠性上有明顯的優(yōu)勢(shì)，因此，降低功耗對(duì)任何硬件平臺(tái)總是有好處的。除了65nm工藝對(duì)功耗特性的要求之外，當(dāng)今的設(shè)計(jì)趨勢(shì)(例如，提高系統(tǒng)外形的緊湊度以及便攜性)，也大大增加了PLD對(duì)功耗的敏感程度。在某些“范圍受限”的應(yīng)用中，墻插電源是主要供電電源，系統(tǒng)外形非常小，而且非常薄，很難采用氣流、熱沉以及其他散熱管理方案。便攜式應(yīng)用是FPGA相對(duì)較新的應(yīng)用領(lǐng)域，在這種應(yīng)用中，電池使用時(shí)間對(duì)靜態(tài)和動(dòng)態(tài)功耗提出了新的限制要求。設(shè)計(jì)目標(biāo)的變化促使功耗成為選擇PLD的首要標(biāo)準(zhǔn)。

“在需要的地方提高性能”—Altera降低功耗的策略

客戶(hù)使用的Altera器件和Quartus(r) II軟件是Altera的IC設(shè)計(jì)人員和軟件工程師密切合作、共同努力而設(shè)計(jì)實(shí)現(xiàn)的。例如，Altera的IC設(shè)計(jì)人員和軟件工程師采用通用共享模型集，綜合考慮功耗和性能，確定最佳方案是采用硬件還是通過(guò)軟件實(shí)現(xiàn)。Altera在降低65nm功耗上的策略是結(jié)合高級(jí)工藝技術(shù)、改進(jìn)的結(jié)構(gòu)以及強(qiáng)大的軟件工具，盡可能滿(mǎn)足客戶(hù)的功耗和性能要求。Altera還為可編程邏輯提供當(dāng)今最精確的功耗估算工具。

Altera在降低功耗上的策略是幫助客戶(hù)盡可能的控制好功耗和性能，在這兩方面達(dá)到均衡。Altera的65nm低功耗策略包括：

■ 功耗最佳硅工藝
三次氧化
芯片應(yīng)變
低k絕緣
■ 用戶(hù)可選的內(nèi)核電壓
■ 可設(shè)置功耗技術(shù)
高性能模式
低功耗模式
■ Quartus II軟件中內(nèi)置的PowerPlay功耗分析和優(yōu)化工具

功耗最佳硅工藝

在65nm工藝中，Altera采用了三次氧化技術(shù)來(lái)降低漏電流。三次氧化提高了晶體管電壓閾值，但是會(huì)降低晶體管的性能，因此，Altera巧妙的采用了這種晶體管技術(shù)來(lái)降低功耗，同時(shí)為用戶(hù)設(shè)計(jì)提供最佳性能。Altera還使用了應(yīng)變硅，提高晶體管中的載流子移動(dòng)能力，增加驅(qū)動(dòng)電流，但是不會(huì)增加漏電流。最后，Altera使用低k絕緣工藝來(lái)隔離金屬層，減小了電容，從而直接降低了動(dòng)態(tài)功耗。

用戶(hù)可選的內(nèi)核電壓

用戶(hù)可選的內(nèi)核電壓使客戶(hù)能夠選擇不同等級(jí)的功耗和性能。選擇最低的支持內(nèi)核電壓，平均降低30%的動(dòng)態(tài)功耗。如果性能沒(méi)有達(dá)到要求，用戶(hù)可以選擇更高的電壓，然后使用不同的方法來(lái)降低功耗，而不會(huì)破壞時(shí)序要求，如圖2所示。

圖2  Altera在65nm工藝上降低功耗的方法包括工藝優(yōu)化和用戶(hù)可選的功耗優(yōu)化工具

可設(shè)置功耗技術(shù)

Altera對(duì)典型FPGA設(shè)計(jì)的分析表明，為達(dá)到最終用戶(hù)性能要求而設(shè)計(jì)的關(guān)鍵通道數(shù)量以及關(guān)鍵通道的速率對(duì)功耗影響較大。分析結(jié)果顯示，高密度FPGA中有10％的邏輯位于設(shè)計(jì)中的關(guān)鍵通道上。Altera可設(shè)置功耗技術(shù)將器件中的不同邏輯電路配置為運(yùn)行在高性能模式或者低功耗模式中。利用這一獨(dú)特的技術(shù)，關(guān)鍵通道可以工作在高性能模式下，而設(shè)計(jì)的其余部分則工作在低功耗模式下，以使功耗達(dá)到最低值。采用這種強(qiáng)大的FPGA結(jié)構(gòu)特性，用戶(hù)能夠得到所需要的性能，滿(mǎn)足設(shè)計(jì)的特殊要求，同時(shí)降低器件其他部分的功耗。

通過(guò)使用Altera Quartus II 軟件，用戶(hù)可以實(shí)現(xiàn)這些功耗優(yōu)勢(shì)。該軟件具有PLD業(yè)界最精確的功耗工具，包括功耗優(yōu)化向?qū)?、功耗估算，以及功耗?yōu)化的三個(gè)步驟，具體如下所述：

■“功耗預(yù)知”邏輯綜合：Quartus II 軟件對(duì)設(shè)計(jì)進(jìn)行綜合，減少或者去除高頻觸發(fā)邏輯，降低每一時(shí)鐘周期中訪(fǎng)問(wèn)的RAM模塊數(shù)量。
■ 功耗預(yù)知布局布線(xiàn)：Quartus II 軟件對(duì)信號(hào)進(jìn)行布局，減小電容，或者建立更省電的DSP模塊配置。
■ 功耗預(yù)知模式匯集：Quartus II 軟件對(duì)器件中沒(méi)有使用的部分進(jìn)行設(shè)置，使其進(jìn)入低功耗模式，從而降低了總功耗。

PowerPlay功耗分析和優(yōu)化工具

Quartus II 軟件含有PowerPlay功耗分析和優(yōu)化工具，根據(jù)時(shí)序約束，自動(dòng)進(jìn)行功耗優(yōu)化。設(shè)計(jì)工程師將時(shí)序約束設(shè)置為設(shè)計(jì)輸入流程的一部分，對(duì)設(shè)計(jì)進(jìn)行綜合。PowerPlay功耗分析工具為每一邏輯區(qū)域自動(dòng)選擇所需要的性能，通過(guò)功耗預(yù)知布局布線(xiàn)來(lái)降低功耗。這樣，最終設(shè)計(jì)能夠以最小功耗滿(mǎn)足客戶(hù)的時(shí)序要求。

Altera的功耗/性能優(yōu)勢(shì)

Altera在65nm工藝上的功耗策略顯著降低了65nm器件的漏電流。盡管業(yè)界普遍認(rèn)為65nm器件較大的漏電流會(huì)導(dǎo)致出現(xiàn)用戶(hù)無(wú)法承受的靜態(tài)功耗，但是Altera的65nm FPGA要比90nm FPGA和競(jìng)爭(zhēng)65nm FPGA的靜態(tài)功耗低。通過(guò)積極采用創(chuàng)新的功耗降低技術(shù)，Altera的65nm FPGA動(dòng)態(tài)功耗也要低于90nm FPGA和競(jìng)爭(zhēng)65nm FPGA，而性能則大大提高。

除了更低的功耗以外，Altera還延續(xù)了對(duì)競(jìng)爭(zhēng)65nm產(chǎn)品的性能優(yōu)勢(shì)。例如，一個(gè)設(shè)計(jì)從90nm Stratix II器件移植到65nm Stratix III器件后，在相同的工作頻率下，其功耗將會(huì)降低50％(參見(jiàn)表1)。希望通過(guò)從Stratix II FPGA轉(zhuǎn)向Stratix III FPGA來(lái)提高性能的用戶(hù)，在功耗上將會(huì)降低30％，同時(shí)在性能上提高20％。

采用FPGA設(shè)計(jì)軟件，通過(guò)從工藝創(chuàng)新到智能功耗管理的所有功耗管理措施，Altera用戶(hù)在65nm工藝上獲得了最大利益，得到了所需的性能以及最低的功耗。

獨(dú)特的冗余技術(shù)提高了器件產(chǎn)量

Altera是唯一使用專(zhuān)利冗余技術(shù)的可編程邏輯供應(yīng)商。在提高器件產(chǎn)量和器件可用性上，冗余是非常有效的方法。Altera在其FPGA中嵌入“冗余”列電路來(lái)實(shí)現(xiàn)這一技術(shù)。如果確定某一列存在制造缺陷，利用電熔絲停止使用該列，激活冗余列。這一技術(shù)保留了管芯，從而提高了硅晶片的總產(chǎn)量。

在工藝或者器件的早期階段，較大的管芯更容易受到缺陷的影響，因此，冗余技術(shù)對(duì)大管芯更有效。在大管芯器件中采用冗余技術(shù)能夠?qū)a(chǎn)量提高8倍，如圖3中的黃色曲線(xiàn)所示。通過(guò)這種方式，冗余技術(shù)提高了工藝周期早期的產(chǎn)量，迅速降低了成本。隨著制造工藝的成熟和缺陷密度的增大，冗余技術(shù)將繼續(xù)扮演重要角色，幫助Altera在今后將產(chǎn)量提高兩倍，如圖3中的藍(lán)色曲線(xiàn)所示?？傮w上，冗余技術(shù)在A(yíng)ltera目前的產(chǎn)品質(zhì)量中發(fā)揮了關(guān)鍵作用，使Alera能夠比其他可編程邏輯供應(yīng)商更迅速的提供大批量質(zhì)量可靠的產(chǎn)品，特別是高密度產(chǎn)品。

圖3  在產(chǎn)品生命周期中，冗余技術(shù)實(shí)現(xiàn)了更高的產(chǎn)量。管芯尺寸以及冗余器件和非冗余器件中好管芯總比例對(duì)比

全面的測(cè)試芯片程序降低了客戶(hù)的風(fēng)險(xiǎn)

在130nm和90nm器件生產(chǎn)中，對(duì)于新半導(dǎo)體工藝體系結(jié)構(gòu)和器件特性的早期評(píng)估以及精細(xì)加工，測(cè)試芯片程序是非常有價(jià)值的工具。這一策略使Altera的這些器件產(chǎn)量穩(wěn)步實(shí)現(xiàn)量產(chǎn)，已經(jīng)證明是可編程邏輯行業(yè)的“特征點(diǎn)”。Altera在2003年4月下單生產(chǎn)了第一批65nm測(cè)試芯片，首批11款測(cè)試芯片用于仔細(xì)評(píng)估不同的電路、模塊和設(shè)計(jì)方法。Altera的測(cè)試芯片程序在業(yè)界是最全面的，在產(chǎn)品投產(chǎn)之前，可以對(duì)65nm工藝的所有單元進(jìn)行評(píng)估。利用系列測(cè)試芯片，Altera采用了更多的特性和體系結(jié)構(gòu)單元對(duì)設(shè)計(jì)進(jìn)行分析和驗(yàn)證，包括早期技術(shù)評(píng)估、電路特性可行性測(cè)試和確定布線(xiàn)結(jié)構(gòu)，以及優(yōu)化等。

通過(guò)采集并分析測(cè)試芯片數(shù)據(jù)，Altera深入研究了各種隨機(jī)和系統(tǒng)偏差的影響，開(kāi)發(fā)設(shè)計(jì)策略來(lái)降低甚至消除這些不利影響。Altera在測(cè)試芯片上的大量投入幫助客戶(hù)避免了前沿半導(dǎo)體設(shè)計(jì)中的風(fēng)險(xiǎn)。對(duì)風(fēng)險(xiǎn)管理的關(guān)注展示了Altera在可靠交付新技術(shù)產(chǎn)品上的承諾，Altera不會(huì)中斷或者以有限的產(chǎn)量向客戶(hù)供貨，也不會(huì)提供達(dá)不到要求的產(chǎn)品，不會(huì)象其他FPGA供應(yīng)商那樣推出還不成熟的器件。因此，Altera將會(huì)按計(jì)劃在年底推出第一款65nm產(chǎn)品，并在2007年達(dá)到量產(chǎn)。

結(jié)語(yǔ)

Altera為客戶(hù)提供最先進(jìn)的技術(shù)，具有其所需要的優(yōu)點(diǎn)和性能，能夠幫助客戶(hù)快速開(kāi)發(fā)和生產(chǎn)成功的創(chuàng)新產(chǎn)品。65nm工藝的確具有很多的優(yōu)勢(shì)，包括更高的性能和邏輯密度，以及低成本等，能夠體現(xiàn)可編程邏輯的價(jià)值所在，但同時(shí)用戶(hù)更加關(guān)注提高效能和降低風(fēng)險(xiǎn)的問(wèn)題。Altera利用可編程邏輯業(yè)界最完整的方法，充分發(fā)揮65nm工藝的優(yōu)勢(shì)，同時(shí)解決了可能對(duì)這一節(jié)點(diǎn)優(yōu)勢(shì)造成不利影響的功耗問(wèn)題和制造挑戰(zhàn)。

參考文獻(xiàn)：

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