DS314xx時鐘同步IC升級工作于1Hz輸入時鐘
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DPLL設置
為了滿足ITU-T G.813 SEC、ITU-T G.8262 EEC或Telcordia GR-1244 stratum 3時鐘同步要求，必須對DPLL進行以下設置：
DPLLCR6.AUTOBW=0
DPLLCR6.LIMINT=1 （復位默認值）
DPLLCR1.UFSW=1
DPLLCR4.LBW=00111 （將帶寬設置為0.06Hz或更低）
DPLLCR6.PBOEN=1 （復位默認值）
DPLLCR5.FLEN=0
此外，建議進行如下設置：
HRDLIM[15:0]=421Eh，DPLL頻率限制為±9.5ppm
DPLLCR5.FLLOL=1 （復位默認值），達到HARDLIM時導致DPLL失鎖
DPLLCR2.HOMODE=10，MINIHO=10，指定使用5.8min保持平均
DS314xx_1Hz.mfg初始化腳本對DS314xx IC的DPLL1進行配置，滿足上述必要設置和推薦配置。
PHASE字段
DPLL鎖定至1Hz輸入時鐘時，PHASE字段被重新定義，單位為納秒，分辨率為1ns。DPLL鎖定至kHz或MHz量級的輸入時鐘時，PHASE寄存器說明請參考數(shù)據(jù)資料。
FINELIM和COARSELIM字段
DPLL鎖定至1Hz輸入時鐘時，F(xiàn)INELIM字段沒有任何意義，必須將其忽略。COARSELIM字段規(guī)定DPLL的相位限制。此外，COARSELIM被重新定義，所以DPLL的相位門限為2COARSELIM × 32ns。一旦PHASE字段的數(shù)值超過該相位門限，PLL1SR或PLL2SR中的PALARM狀態(tài)置位。DPLL狀態(tài)機則立即轉換至失鎖狀態(tài)。DPLL鎖定至kHz或MHz輸入時鐘時，F(xiàn)INELIM和COARSELIM字段說明請參考數(shù)據(jù)資料。
1Hz信號的外部監(jiān)測要求
外部監(jiān)測
DS314xx輸入時鐘監(jiān)測邏輯不能監(jiān)測1Hz輸入時鐘。此外，DS314xx DPLL不能因為缺少有效的1Hz輸入時鐘（即沒有時鐘沿）或頻偏而失效。如果需要監(jiān)測1Hz輸入時鐘的有效信號和/或頻率，則必須在DS314xx器件外部增加監(jiān)測功能。
對于來自系統(tǒng)或子系統(tǒng)（GPS接收機或IEEE 1588等從設備）的1Hz信號，系統(tǒng)可能已經對1Hz信號源進行了必要監(jiān)測。這種情況下，系統(tǒng)軟件可從信號源接收時鐘的狀態(tài)信息，并且利用相應的VALCR位控制1Hz時鐘的有效工作或禁止。
如果系統(tǒng)沒有對1Hz信號源進行必要監(jiān)測，則可在FPGA邏輯電路中構建監(jiān)測電路。將來自DS314xx的高速時鐘信號（例如50MHz或100MHz）連接至FPGA。FPGA內部邏輯電路可在每個1Hz時鐘周期內對高速時鐘信號進行計數(shù)。如果使用100MHz時鐘信號時，以這種方式測量頻率時，分辨率可以達到0.01ppm。如果發(fā)現(xiàn)測得的頻率過高或過低，F(xiàn)PGA的監(jiān)測邏輯電路可以指示頻率超出技術指標。隨后，系統(tǒng)軟件即可利用DS314xx器件中的VALCR位禁止1Hz時鐘操作。
工作在1Hz時鐘時，如果將VALCR位清零，DPLL將自動鎖定到下一優(yōu)先級的有效輸入時鐘；如果沒有其它時鐘，則可切換到保持狀態(tài)。其它輸入可以是1Hz或更高頻率的任意時鐘。
1Hz輸入時鐘無效時，DS314xx DPLL的工作狀況
DPLL鎖定到一個停止翻轉（例如電纜斷開）的1Hz輸入時鐘時，DPLL不能快速識別時鐘沒有翻轉。這是因為信號出現(xiàn)時，DPLL每秒只能接收到一個相位更新。DPLL在數(shù)秒內才能退出鎖存狀態(tài)，并且可能在Prelocked/Prelocked2、鎖存、失鎖狀態(tài)之間切換狀態(tài)，不會進入保持狀態(tài)。
當DPLL退出鎖存狀態(tài)（如果使能，會在DS314xx INTREQ引腳產生中斷請求），系統(tǒng)軟件應該有所反應，判斷1Hz信號故障，然后清除VALCR位。此時，允許DPLL切換到下一個有效輸入，或在沒有其它輸入時鐘的情況下進入保持狀態(tài)。
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