DS314xx時(shí)鐘同步IC升級(jí)工作于1Hz輸入時(shí)鐘

　　如果系統(tǒng)軟件沒有禁止失效的1Hz時(shí)鐘，DPLL在1Hz信號(hào)恢復(fù)時(shí)仍然嘗試鎖存到1Hz信號(hào)，DPLL鎖存將非常緩慢。特別是，DPLL頻率可能在最終鎖定到1Hz輸入時(shí)鐘之前，一直移動(dòng)在HRDLIM字段設(shè)定的正、負(fù)門限。該鎖定過程可能花費(fèi)數(shù)十或數(shù)百秒。如果系統(tǒng)軟件檢測(cè)到DPLL頻率偏離標(biāo)稱值過多，可通過清零然后再置位輸入時(shí)鐘的VALCR位進(jìn)行干預(yù)。從而允許DPLL使用其相位擴(kuò)充程序在數(shù)秒內(nèi)鎖定。

　　進(jìn)入、退出保持狀態(tài)所需要的額外步驟

　　配置工作在1Hz時(shí)，DS314xx DPLL只有從DS314xx輸入時(shí)鐘模塊接收到“新選定的參考時(shí)鐘”信號(hào)時(shí)，才能退出保持狀態(tài)。為確保從1Hz時(shí)鐘產(chǎn)生該信號(hào)，系統(tǒng)軟件必須能夠執(zhí)行以下操作：

　　無效的1Hz輸入時(shí)鐘必須標(biāo)記為無效。通過清除相應(yīng)的VALCR位或?qū)⑤斎霑r(shí)鐘的優(yōu)先級(jí)設(shè)置為0實(shí)現(xiàn)。

　　有效的1Hz輸入時(shí)鐘必須標(biāo)記為有效。通過置位相應(yīng)的VALCR位或?qū)⑤斎霑r(shí)鐘的優(yōu)先級(jí)設(shè)置為非零值實(shí)現(xiàn)。

　　如果將DPLL強(qiáng)制為保持狀態(tài)，系統(tǒng)軟件必須利用DPLLCR2.STATE字段執(zhí)行額外的幾個(gè)步驟。當(dāng)STATE字段返回到自動(dòng)狀態(tài)轉(zhuǎn)換時(shí)，如果輸入時(shí)鐘保持有效，則不產(chǎn)生“新選定的參考時(shí)鐘”信號(hào)，DPLL不會(huì)退出保持狀態(tài)。為了避免這種現(xiàn)象，系統(tǒng)軟件應(yīng)將DPLL STATE字段切回到自動(dòng)狀態(tài)，然后執(zhí)行以下步驟：

　　如果DPLLCR1.REVERT=0，則將其置1。

　　清除然后再置位最高優(yōu)先級(jí)、有效輸入時(shí)鐘對(duì)應(yīng)的VALCR位。

　　將REVERT位恢復(fù)到其原始值。

　　以上步驟使輸入時(shí)鐘模塊產(chǎn)生“新選定的參考時(shí)鐘”信號(hào)，它允許DPLL退出保持狀態(tài)并鎖定至最高優(yōu)先級(jí)的有效輸入時(shí)鐘。

　　增大ppm調(diào)整以滿足Stratum 3標(biāo)準(zhǔn)所需的軟件支持

　　對(duì)于頻率≤ 0.06Hz，每秒鐘只有一次相位更新時(shí)，鎖定在1Hz輸入時(shí)鐘的DS314xx DPLL的頻率變化非常緩慢。例如，在鎖存狀態(tài)下，改變9.2ppm的頻率可能需要10分鐘以上的時(shí)間。為了滿足stratum 3標(biāo)準(zhǔn)，系統(tǒng)需要在100s內(nèi)鎖定至新的輸入時(shí)鐘。如果輸入時(shí)鐘的頻率與DPLL的當(dāng)前頻率相差高達(dá)9.2ppm，如果DPLL采用常規(guī)的鎖存機(jī)制，顯然不能滿足100s的要求。

　　幸運(yùn)的是，系統(tǒng)軟件可利用以下步驟大大加速這一過程：

　　從DS31400外部的時(shí)鐘監(jiān)測(cè)器獲得新的1Hz輸入時(shí)鐘的頻率。

　?。ㄈ绻盘?hào)發(fā)生頻率躍變，這也可能是當(dāng)前1Hz時(shí)鐘信號(hào)的新頻率。）

　　計(jì)算新頻率與FREQ寄存器字段讀取的當(dāng)前DPLL頻率之差。

　　將DPLL當(dāng)前頻率寫入手動(dòng)保持頻率字段HOFREQ。

　　將DPLLCR2.HOMODE和MINHO設(shè)置為01，將DPLL配置為手動(dòng)保持。

　　通過設(shè)置DPLLCR2.STATE=010，強(qiáng)制DPLL進(jìn)入保持狀態(tài)。

　　調(diào)整HOFREQ字段的手動(dòng)保持頻率，將其更改到新的頻率。為達(dá)到GR-1244 stratum 3標(biāo)準(zhǔn)要求，變化率應(yīng)小于2.9ppm/s。

　　通過設(shè)置DPLLCR2.STATE=000，允許DPLL進(jìn)行自動(dòng)狀態(tài)轉(zhuǎn)換。

　　清除然后置位相應(yīng)的VALCR位，允許DPLL退出保持狀態(tài)。

　　將DPLLCR2.HOMODE和MINHO設(shè)置為10。

　　DPLL將快速鎖定至1Hz輸入時(shí)鐘。

　　輸出、輸入之間的相位差不為零

　　DS314xx DPLL開始跟蹤1Hz輸入時(shí)鐘時(shí)，它將輸入時(shí)鐘的當(dāng)前相位設(shè)置為其相位目標(biāo)，該目標(biāo)相位通常為0°。DPLL鎖定時(shí)，DPLL的PHASE寄存器字段中的零值或接近于零的數(shù)值表示DPLL已經(jīng)鎖定到選定的目標(biāo)相位。該DPLL的輸出時(shí)鐘信號(hào)與DPLL的目標(biāo)相位對(duì)齊，因此與1Hz輸入時(shí)鐘之間存在一個(gè)固定的相位關(guān)系，通常是一個(gè)不為零的數(shù)值。

　　對(duì)于要求輸出必須與1Hz輸入同相的應(yīng)用，或者輸出與輸入相位必須存在受系統(tǒng)控制的相位關(guān)系時(shí)，Maxim提供的DS31408和DS31415兩款器件能夠滿足這一需求，這些器件包含另外一個(gè)稱為時(shí)間引擎的模塊。該時(shí)間引擎使得器件能夠鎖定至1Hz輸入時(shí)鐘，并產(chǎn)生相位精確的輸出時(shí)鐘。

　　總結(jié)

　　Maxim的DS314xx時(shí)鐘同步IC可以進(jìn)行現(xiàn)場(chǎng)升級(jí)，使其鎖定至1Hz （1PPS）輸入時(shí)鐘信號(hào)。利用外部1Hz信號(hào)監(jiān)測(cè)電路，并借助本文介紹的系統(tǒng)軟件提供少量支持，即可將DS314xx器件構(gòu)建成符合標(biāo)準(zhǔn)的時(shí)鐘同步系統(tǒng)，能夠工作在1Hz和更高頻率的任意輸入時(shí)鐘。