C64x+ DSP高速緩存一致性分析與維護(hù)

L1P CACHE對(duì)L2內(nèi)存或者DDR2外存中的代碼進(jìn)行緩存。當(dāng)內(nèi)核第一次對(duì)L2或者DDR2中的代碼進(jìn)行讀操作的時(shí)候，由于代碼不在L1P CACHE中，CAHCE硬件會(huì)將L2或者DDR2中的代碼讀到L1P CACHE中。內(nèi)核可以得到最新的代碼，不存在一致性的問題。此后，如果其它主機(jī)更新L2或者DDR2中的代碼，然后內(nèi)核再次讀取此部分代碼時(shí)，會(huì)發(fā)現(xiàn)相應(yīng)的代碼已經(jīng)存在L1P CACHE中，此時(shí)內(nèi)核會(huì)直接從L1P CACHE中讀取代碼。由于內(nèi)核不能得到最新的代碼，就出現(xiàn)了內(nèi)核讀一致性的問題。L1D 內(nèi)核讀一致性問題的原理和L1P相同，只是L1D緩存的是L2或者DDR2中的數(shù)據(jù)。

內(nèi)核寫一致性模型

圖 4給出了內(nèi)核寫一致性的模型。在這個(gè)模型中，CACHE一致性問題的存在取決于圖中虛線箭頭指示的第二步操作能否在其它主機(jī)從存儲(chǔ)器中讀數(shù)據(jù)之前完成。如果不能，會(huì)造成其它主機(jī)從存儲(chǔ)器中讀到的數(shù)據(jù)是原來的數(shù)據(jù)而不是內(nèi)核更新過的數(shù)據(jù)，從而導(dǎo)致一致性的問題。

圖 4 內(nèi)核寫一致性模型

當(dāng)內(nèi)核對(duì)L2或者DDR2中的代碼/數(shù)據(jù)進(jìn)行寫操作的時(shí)候，如果代碼/數(shù)據(jù)已經(jīng)在L1 CACHE中，新的代碼/數(shù)據(jù)會(huì)被更新到L1 CACHE中。當(dāng)其它主機(jī)從L2或者DDR2中讀代碼/數(shù)據(jù)的時(shí)候，會(huì)直接從L2或者DDR2中讀取相應(yīng)的內(nèi)容，如果L1 CACHE中新的代碼/數(shù)據(jù)未被更新到L2或者DDR2中，則其它主機(jī)讀取的不是更新后的內(nèi)容，就會(huì)出現(xiàn)內(nèi)核寫一致性的問題。

C64x+ 一致性分析

C64x+上的CACHE一致性問題，需要根據(jù)放置代碼/數(shù)據(jù)的相應(yīng)位置進(jìn)行分析。由于在C64x+平臺(tái)上，L1P、L1D和L2內(nèi)存既可以作為CACHE又可以作為存儲(chǔ)器使用，因此，在分析一致性問題的時(shí)候，需要考慮以下幾種情況：

1) 代碼在L1P存儲(chǔ)器中；2) 代碼在L2存儲(chǔ)器中；3）代碼在DDR2存儲(chǔ)器中；4）數(shù)據(jù)在L1D存儲(chǔ)器中；5）數(shù)據(jù)在L2存儲(chǔ)器中；6）數(shù)據(jù)在DDR2存儲(chǔ)器中。

對(duì)于1)，由于代碼直接在L1P存儲(chǔ)器中，不需要進(jìn)行CACHE，所以不會(huì)存在一致性的問題。

對(duì)于2)和3)，涉及到L1P CACHE，存在代碼的更新能否被內(nèi)核讀到的問題。代碼的更新分成兩種情況：一是內(nèi)核在運(yùn)行過程中對(duì)代碼進(jìn)行修改；二是其它主機(jī)對(duì)代碼的修改。這兩種情況下，都會(huì)存在CACHE讀一致性問題，需要由軟件來維護(hù)。

對(duì)于4)，數(shù)據(jù)直接在L1D存儲(chǔ)器中， 內(nèi)核始終能夠讀到其它主機(jī)更新到L1D內(nèi)存中的內(nèi)容，內(nèi)核寫過的數(shù)據(jù)也能夠被其它主機(jī)直接從L1D內(nèi)存中讀到。所以不會(huì)存在一致性的問題。

對(duì)于5)，數(shù)據(jù)在L2存儲(chǔ)器，按照上面的分析，會(huì)存在CACHE讀和寫一致性的問題。在C64x+平臺(tái)上這種情況下的一致性問題會(huì)由硬件自動(dòng)維護(hù)。

對(duì)于6)，也會(huì)存在CACHE讀和寫一致性的問題，這種情況需要軟件進(jìn)行CACHE一致性的維護(hù)。