了解高速ADC的數(shù)字輸出選擇

要點(diǎn)

1.高端儀表促進(jìn)了更快的ADC速度和更多的通道數(shù)與密度，設(shè)計(jì)者必須評(píng)估轉(zhuǎn)換器的輸出格式，以及基本的轉(zhuǎn)換性能。

2.主要的輸出選項(xiàng)是CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)、LVDS(低壓差分信令)，以及CML(電流模式邏輯)。

3.要考慮的問(wèn)題包括：功耗、瞬變、數(shù)據(jù)與時(shí)鐘的變形，以及對(duì)噪聲的抑制能力。

4.對(duì)于布局的考慮也是轉(zhuǎn)換輸出選擇中的一個(gè)方面，尤其當(dāng)采用LVDS技術(shù)時(shí)。

當(dāng)設(shè)計(jì)者有多種ADC選擇時(shí)，他們必須考慮采用哪種類型的數(shù)字?jǐn)?shù)據(jù)輸出：CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)、LVDS(低壓差分信令)，還是CML(電流模式邏輯)。ADC中所采用的每種數(shù)字輸出類型都各有優(yōu)缺點(diǎn)，設(shè)計(jì)者應(yīng)結(jié)合自己的應(yīng)用來(lái)考慮。這些因素取決于ADC的采樣速率與分辨率、輸出數(shù)據(jù)速率，以及系統(tǒng)設(shè)計(jì)的功率要求，等等。

CMOS驅(qū)動(dòng)器

在采樣速率低于200M采樣/秒的ADC中，常見(jiàn)的是CMOS數(shù)字輸出。典型的CMOS驅(qū)動(dòng)器包括一個(gè)NMOS管和一個(gè)PMOS管(它們的漏極相互連接)、電源電壓VDD和地(圖1a)。這個(gè)結(jié)構(gòu)會(huì)使輸出反相。另外，也可以采用一種背對(duì)背的結(jié)構(gòu)，避免輸出反相(圖1b)。

圖1，一個(gè)典型CMOS數(shù)字輸出驅(qū)動(dòng)器可以是反相結(jié)構(gòu)(a)，或非反相結(jié)構(gòu)(b)。

CMOS輸出驅(qū)動(dòng)器有高的輸入阻抗和低的輸出阻抗。在驅(qū)動(dòng)器的輸入端，兩個(gè)CMOS晶體管的柵極阻抗非常高，因?yàn)闁艠O氧化物將柵極與任何導(dǎo)電材料隔離開(kāi)來(lái)。輸入端阻抗的范圍可從千歐姆級(jí)到兆歐姆級(jí)。

在驅(qū)動(dòng)器的輸出端，漏極電流ID通常較小，它決定了阻抗。此時(shí)，阻抗通常小于數(shù)百歐姆。CMOS的電壓擺幅大約是從電源電壓到地，因此根據(jù)電源電壓情況可能會(huì)很大。由于輸入阻抗高，輸出阻抗相對(duì)較低，因此一個(gè)CMOS輸出通?？梢则?qū)動(dòng)多個(gè)CMOS輸入。

CMOS輸出端還有低靜態(tài)電流。只有當(dāng)CMOS驅(qū)動(dòng)器發(fā)生一次開(kāi)關(guān)事件時(shí)，才出現(xiàn)大量的電流。當(dāng)驅(qū)動(dòng)器在低態(tài)(即拉至地)或高態(tài)(即拉至電源電壓)時(shí)，幾乎沒(méi)有流過(guò)驅(qū)動(dòng)器的電流。不過(guò)，當(dāng)驅(qū)動(dòng)器從低態(tài)切換到高態(tài)，或從高態(tài)切換到低態(tài)時(shí)，電源電壓到地之間就出現(xiàn)了一個(gè)短暫的低阻通路。這個(gè)瞬態(tài)電流就是設(shè)計(jì)者通常對(duì)高于200M采樣/秒速率ADC采用其它輸出驅(qū)動(dòng)技術(shù)的主要原因之一。

另一個(gè)原因是，轉(zhuǎn)換器的每一位都需要一個(gè)CMOS驅(qū)動(dòng)器。一只14位ADC需要14個(gè)CMOS輸出驅(qū)動(dòng)器。這一約束條件要求在一只封裝中使用一個(gè)以上的轉(zhuǎn)換器;通常在一個(gè)封裝中會(huì)用到多達(dá)8個(gè)轉(zhuǎn)換器，產(chǎn)生了多個(gè)驅(qū)動(dòng)器的問(wèn)題。例如，采用CMOS技術(shù)可能需要用多達(dá)112個(gè)輸出端子做數(shù)據(jù)輸出。這種結(jié)構(gòu)不僅從封裝角度是不可能的，而且也會(huì)消耗更多的功率，增加PCB布局的復(fù)雜性。為解決這些問(wèn)題，制造商開(kāi)始采用LVDS的接口。

LVDS驅(qū)動(dòng)器

LVDS較CMOS技術(shù)有一些優(yōu)勢(shì)，包括它僅需約350mV的信號(hào)就能運(yùn)行，并且是差分信號(hào)而不是單端信號(hào)。較小電壓擺幅有更快的切換速度，減少了對(duì)EMI問(wèn)題的關(guān)切。由于LVDS技術(shù)是差分的，它也有共模抑制作用，意味著耦合到信號(hào)上的噪聲在兩個(gè)信號(hào)路徑上是相同的，而差分接收器能夠去除大部分噪聲。

LVDS的阻抗要受到更嚴(yán)格的控制，負(fù)載電阻必須接近100Ω。設(shè)計(jì)者獲得這個(gè)電阻的方法通常是在LVDS接收器上使用并聯(lián)終結(jié)的電阻。另外，還必須用受控阻抗的傳輸線來(lái)傳送LVDS信號(hào)。單端設(shè)計(jì)需要50Ω的阻抗，而差分設(shè)計(jì)則要將阻抗保持在100Ω(圖2)。

圖2，LVDS輸出驅(qū)動(dòng)器提供受控的輸入與輸出阻抗。

正如LVDS輸出驅(qū)動(dòng)結(jié)構(gòu)所示，電路的工作結(jié)果是輸出提供一個(gè)固定的直流負(fù)載電流，從而避免了在輸出邏輯狀態(tài)變化時(shí)，一個(gè)典型CMOS輸出驅(qū)動(dòng)器上會(huì)出現(xiàn)的電流尖峰。電路的標(biāo)稱供出/拉入電流為3.5mA，在100Ω終端電阻上獲得350mV的典型輸出電壓擺幅。電路的共模電平一般為1.2V，兼容于3.3V、2.5V和1.8V的電源電壓。

LVDS最常見(jiàn)的標(biāo)準(zhǔn)是ANSI/TIA/EIA-644規(guī)范，即“低壓差分信令接口電路的電氣特性”;另一個(gè)標(biāo)準(zhǔn)是IEEE的SCI(可擴(kuò)展一致性接口)LVDS標(biāo)準(zhǔn)。LVDS要求特別注意信號(hào)走線的物理布局，但對(duì)于大于200M采樣/秒的轉(zhuǎn)換器則提供了很多優(yōu)點(diǎn)。LVDS驅(qū)動(dòng)器是恒流驅(qū)動(dòng)，因此能夠驅(qū)動(dòng)很多輸出，不需要CMOS那么大量的電流。另外還可以使LVDS工作在DDR模式，它可以用一個(gè)LVDS輸出驅(qū)動(dòng)器給出2個(gè)數(shù)據(jù)位，從而需要的引腳數(shù)只有CMOS的一半。

LVDS還降低了相同數(shù)量數(shù)據(jù)輸出的功耗。不過(guò)，隨著轉(zhuǎn)換器分辨率的增加，PCB布局有一個(gè)更困難的工作，即處理一個(gè)LVDS接口所需要的很多數(shù)據(jù)輸出。ADC的采樣速率最終會(huì)將接口需要的數(shù)據(jù)速率推高至超出LVDS的能力。