了解高速ADC的數(shù)字輸出選擇

CML驅(qū)動(dòng)器

轉(zhuǎn)換器數(shù)字輸出接口的最新趨勢(shì)是采用一種CML輸出驅(qū)動(dòng)器的串行數(shù)據(jù)接口。通常情況下，使用這些驅(qū)動(dòng)器的轉(zhuǎn)換器有14位或更高的分辨率，速度為200M采樣/秒或更高，只需要小型封裝和低功耗。采用JESD204接口當(dāng)前修訂版(是一種CML輸出驅(qū)動(dòng)器)的最新轉(zhuǎn)換器能夠工作在高達(dá)12Gbps，大大減少了所需要的輸出引腳數(shù)。

你不再需要單獨(dú)布放時(shí)鐘信號(hào)，因?yàn)闃?biāo)準(zhǔn)定義的8b/10b編碼數(shù)據(jù)流中嵌入了時(shí)鐘。該標(biāo)準(zhǔn)亦將所需數(shù)據(jù)輸出引腳數(shù)減少到最少兩只。隨著分辨率、速度和轉(zhuǎn)換器通道數(shù)的增加，數(shù)據(jù)輸出引腳數(shù)也可以改變，以適應(yīng)更大的吞吐量。不過(guò)，由于CML驅(qū)動(dòng)器接口通常是串行的，接口需要的引腳數(shù)少于CMOS或LVDS。CMOS或LVDS中的數(shù)據(jù)傳輸是并行方式，需要更多引腳。

表1給出了對(duì)于各種通道數(shù)和位分辨率，80M采樣/秒轉(zhuǎn)換器使用的接口引腳數(shù)。數(shù)據(jù)的假設(shè)條件是CMOS和LVDS輸出下每個(gè)通道數(shù)據(jù)有一個(gè)同步時(shí)鐘，使用CML輸出時(shí)JESD204數(shù)據(jù)傳輸?shù)淖畲笏俾蕿?.2Gbps。表中顯示出了發(fā)展到CML的原因，以及大大減少的引腳數(shù)。

由于串行數(shù)據(jù)接口采用CML驅(qū)動(dòng)器，它們需要的引腳數(shù)也很少。圖3給出了一個(gè)有JESD204或類似數(shù)據(jù)輸出轉(zhuǎn)換器的典型CML驅(qū)動(dòng)器。圖中顯示了可選的源端終結(jié)電阻和共模電壓。電路的輸入端驅(qū)動(dòng)著電流源的開(kāi)關(guān)，將兩個(gè)輸出端驅(qū)動(dòng)到適當(dāng)?shù)倪壿嬛怠?p>

圖3，CML輸出驅(qū)動(dòng)器作為電路輸入，驅(qū)動(dòng)著電流源的開(kāi)關(guān)，從而將兩個(gè)輸出端子驅(qū)動(dòng)到適當(dāng)?shù)倪壿嬛怠?p>CML驅(qū)動(dòng)器近似于一個(gè)工作在恒流模式的LVDS驅(qū)動(dòng)器，而CML驅(qū)動(dòng)器還有功耗的優(yōu)勢(shì)。在恒流模式下工作需要較少的輸出端，減少了總功耗。采用LVDS時(shí)，這種設(shè)計(jì)需要一個(gè)負(fù)載終結(jié)，以及控制阻抗的傳輸線，其單端阻抗為50Ω，差分阻抗為100Ω。驅(qū)動(dòng)器本身也有終結(jié)，這樣有助于減少這種高帶寬信號(hào)敏感性所帶來(lái)的任何信號(hào)反射。

根據(jù)工作速度，符合JESD204標(biāo)準(zhǔn)的轉(zhuǎn)換器有不同的差分電壓和共模電壓電平規(guī)范。當(dāng)工作在高達(dá)6.375Gbps速度時(shí)，采用差分技術(shù)的ADC標(biāo)稱電壓為800mV，而共模技術(shù)ADC電壓約為1V。當(dāng)這些系統(tǒng)工作在6.375Gbps~12.5Gbps時(shí)，差分電壓水平為400mV，而共模電壓水平仍然接近于1V。隨著轉(zhuǎn)換器速度與分辨率的提高，CML輸出正在日益成為期望的驅(qū)動(dòng)器類型，它提供的速度能跟上轉(zhuǎn)換器所需要的技術(shù)。

數(shù)字時(shí)序

每種類型的數(shù)字輸出驅(qū)動(dòng)器都有需要密切關(guān)注的時(shí)序關(guān)系。由于CMOS和LVDS有多個(gè)數(shù)據(jù)輸出，因此信號(hào)的布放路徑要特別注意，以盡量減少失真。如果差異太大，則設(shè)計(jì)的接收器端就無(wú)法獲得正確的時(shí)序。另外，還必須與數(shù)據(jù)輸出一起布放和調(diào)整時(shí)鐘信號(hào)。這個(gè)工作也需要特別仔細(xì)，在時(shí)鐘輸出與數(shù)據(jù)輸出之間布放路徑，以確保失真不大。

CML中各數(shù)字輸出之間的路徑布放也需要注意。要管理的數(shù)據(jù)輸出少了很多，因此工作也變得較容易，但設(shè)計(jì)者不能掉以輕心。此時(shí)，你不需要考慮數(shù)據(jù)輸出與時(shí)鐘輸出之間的時(shí)序失真問(wèn)題，因?yàn)闀r(shí)鐘嵌入在了數(shù)據(jù)中。但是，需要特別注意接收器中的CDR(時(shí)鐘數(shù)據(jù)恢復(fù))電路。

除了失真以外，設(shè)計(jì)者還必須仔細(xì)地察看CMOS和LVDS中的建立與保持時(shí)間， 包括在時(shí)鐘變換沿以前，將數(shù)據(jù)輸出驅(qū)動(dòng)到適當(dāng)?shù)倪壿嫅B(tài)，以及在時(shí)鐘轉(zhuǎn)換結(jié)束沿后，使邏輯態(tài)維持足夠的長(zhǎng)度。數(shù)據(jù)輸出與時(shí)鐘輸出之間的失真會(huì)影響這個(gè)狀況，因此關(guān)鍵是要維持良好的時(shí)序關(guān)系。

LVDS的信號(hào)擺幅小于CMOS，并且它也支持差分信令。LVDS輸出驅(qū)動(dòng)器為很多輸出端提供較小的信號(hào)，當(dāng)做邏輯轉(zhuǎn)換時(shí)，從電源拉出的電流也低于CMOS，這樣在邏輯狀態(tài)改變時(shí)不容易產(chǎn)生問(wèn)題。而大批同時(shí)轉(zhuǎn)換的CMOS驅(qū)動(dòng)器可能會(huì)拉低電源電壓，當(dāng)為接收器驅(qū)動(dòng)正確邏輯值時(shí)會(huì)產(chǎn)生問(wèn)題。LVDS驅(qū)動(dòng)器會(huì)保持一個(gè)恒定的電流水平，因此避免了這類問(wèn)題。LVDS驅(qū)動(dòng)器還能抵御共模噪聲，因?yàn)樗捎玫氖遣罘中帕睢?p>

CML驅(qū)動(dòng)器具有與LVDS類似的優(yōu)點(diǎn)。這些驅(qū)動(dòng)器也有恒流水平，但與LVDS不同，它需要更少電流，因?yàn)閿?shù)據(jù)串行化了。CML驅(qū)動(dòng)器也提供對(duì)共模噪聲的抑制能力，因?yàn)樗鼈円膊捎貌罘中帕?。不過(guò)，LVDS和CML的缺點(diǎn)也正在于它們是恒流，所以，即使在較低的采樣速率下，功耗仍會(huì)較大。對(duì)于較高速度和分辨率的轉(zhuǎn)換器來(lái)說(shuō)，LVDS或CML較CMOS的優(yōu)點(diǎn)就在于顯著減少了功耗和引腳數(shù)。

轉(zhuǎn)換器技術(shù)隨著速度和分辨率的提高而不斷進(jìn)步，采用了數(shù)字輸出驅(qū)動(dòng)器，并逐步滿足了傳輸數(shù)據(jù)的需求。CML輸出作為串行數(shù)據(jù)傳輸轉(zhuǎn)換器中的數(shù)字輸出接口正在日益普及。不過(guò)，今天的設(shè)計(jì)仍然在使用CMOS和LVDS數(shù)字輸出。你要使用的數(shù)字輸出類型取決于自己的應(yīng)用情況。

對(duì)于采樣速率小于200M采樣/秒的轉(zhuǎn)換器，CMOS仍然是一種適用的技術(shù)。當(dāng)采樣速度提高到200M采樣/秒以上時(shí)，LVDS成為很多應(yīng)用中的更實(shí)用選擇。采用串行數(shù)據(jù)接口(如JESD204)的CML驅(qū)動(dòng)器可以進(jìn)一步提高效率，減小功耗和封裝尺寸。