系統(tǒng)級(jí)芯片集成——SoC

　

　　隨著VLSI工藝技術(shù)的發(fā)展，器件特征尺寸越來(lái)越小，芯片規(guī)模越來(lái)越大，數(shù)百萬(wàn)門(mén)級(jí)的電路可以集成在一個(gè)芯片上。多種兼容工藝技術(shù)的開(kāi)發(fā)，可以將差別很大的不同種器件在同一個(gè)芯片上集成。為系統(tǒng)集成開(kāi)辟了廣闊的工藝技術(shù)途。 
　　真正稱(chēng)得上系統(tǒng)級(jí)芯片集成，不只是把功能復(fù)雜的若干個(gè)數(shù)字邏輯電路放在同一個(gè)芯片上，做成一個(gè)完整的單片數(shù)字系統(tǒng)，而且在芯片上還應(yīng)包括其它類(lèi)型的電子功能器件，如模擬器件和專(zhuān)用存貯器，在某些應(yīng)用中，可能還會(huì)擴(kuò)大一些，包括射頻器件甚至MEMS等。通常系統(tǒng)級(jí)芯片起碼應(yīng)在單片上包括數(shù)字系統(tǒng)和模擬電子器件。 

　　由于單片系統(tǒng)級(jí)芯片設(shè)計(jì)在速度、功耗、成本上和多芯片系統(tǒng)相比占有較大的優(yōu)勢(shì)。另外電子系統(tǒng)的專(zhuān)用性對(duì)不同的應(yīng)用，要求有專(zhuān)用的系統(tǒng)。因此發(fā)展SOC設(shè)計(jì)在未來(lái)的集成電路設(shè)計(jì)業(yè)中將有舉足輕重的地位。本文在分析系統(tǒng)級(jí)芯片特點(diǎn)的基礎(chǔ)上討論單片系統(tǒng)所必須的設(shè)計(jì)術(shù)以及工藝加工方法。

    一 系統(tǒng)級(jí)芯片特點(diǎn) 
　　系統(tǒng)級(jí)芯片是在單片上實(shí)現(xiàn)全電子系統(tǒng)的集成，具有以下幾個(gè)特點(diǎn)： 

　　1、規(guī)模大、結(jié)構(gòu)復(fù)雜。

　　數(shù)百萬(wàn)門(mén)乃至上億個(gè)元器件設(shè)計(jì)規(guī)模，而且電路結(jié)構(gòu)還包括MPU、SRAM、DRAM、EPROM、閃速存貯器、ADC、DAC以及其它模擬和射頻電路。為了縮短投放市場(chǎng)時(shí)間，要求設(shè)計(jì)起點(diǎn)比普通ASIC高，不能依靠基本邏輯、電路單元作為基礎(chǔ)單元，而是采用被稱(chēng)為知識(shí)產(chǎn)權(quán)（IP）的更大的部件或模塊。在驗(yàn)證方法上要采用數(shù)字和模擬電路在一起的混合信號(hào)驗(yàn)證方法。為了對(duì)各模塊特別是IP能進(jìn)行有效的測(cè)試，必須進(jìn)行可測(cè)性設(shè)計(jì)。

　　2、速度高、時(shí)序關(guān)系嚴(yán)密。 

　　高達(dá)數(shù)百兆的系統(tǒng)時(shí)鐘頻率以及各模塊內(nèi)和模塊間錯(cuò)綜復(fù)雜的時(shí)序關(guān)系，給設(shè)計(jì)帶來(lái)了多問(wèn)題，如時(shí)序驗(yàn)證、低功耗設(shè)計(jì)以及信號(hào)完整性和電磁干擾、信號(hào)串?dāng)_等高頻效應(yīng)。 

　　3、系統(tǒng)級(jí)芯片多采用深亞微米工藝加工技術(shù)，在深亞微米時(shí)走線延遲和門(mén)延遲相比變得不可勿視，并成為主要因素。再加之系統(tǒng)級(jí)芯片復(fù)雜的時(shí)序關(guān)系，增加了電路中時(shí)序匹配的困難。深亞微米工藝的十分小的線間矩和層間距，線間和層間的信號(hào)耦合作用增強(qiáng)，再加之十分高的系統(tǒng)工作頻率，電磁干擾、信號(hào)串?dāng)_現(xiàn)象，給設(shè)計(jì)驗(yàn)證帶來(lái)困難。 　

二、SOC設(shè)計(jì)技術(shù) 
　　1、設(shè)計(jì)再利用

　　數(shù)百萬(wàn)門(mén)規(guī)模的系統(tǒng)級(jí)芯片設(shè)計(jì)，不能一切從頭開(kāi)始，要將設(shè)計(jì)建立在較高的層次上。需要更多地采用IP復(fù)用技術(shù)，只有這樣，才能較快地完成設(shè)計(jì)，保證設(shè)計(jì)成功，得到價(jià)格低的SOC，滿(mǎn)足市場(chǎng)需求。 

　　設(shè)計(jì)再利用是建立在芯核（CORE）基礎(chǔ)上的，它是將已經(jīng)驗(yàn)證的各種超級(jí)宏單元模塊電路制成芯核，以便以后的設(shè)計(jì)利用。芯核通常分為三種，一種稱(chēng)為硬核，具有和特定工藝相連系的物理版圖，己被投片測(cè)試驗(yàn)證?？杀恍略O(shè)計(jì)作為特定的功能模塊直接調(diào)用。第二種是軟核，是用硬件描述語(yǔ)言或C語(yǔ)言寫(xiě)成，用于功能仿真。第三種是固核（firmcore），是在軟核的基礎(chǔ)上開(kāi)發(fā)的，是一種可綜合的并帶有布局規(guī)劃的軟核。目前設(shè)計(jì)復(fù)用方法在很大程度上要依靠固核，將RTL級(jí)描述結(jié)合具體標(biāo)準(zhǔn)單元庫(kù)進(jìn)行邏輯綜合優(yōu)化，形成門(mén)級(jí)網(wǎng)表，再通過(guò)布局布線工具最終形成設(shè)計(jì)所需的硬核。這種軟的RTL綜合方法提供一些設(shè)計(jì)靈活性，可以結(jié)合具體應(yīng)用，適當(dāng)修改描述，并重新驗(yàn)證，滿(mǎn)足具體應(yīng)用要求。另外隨著工藝技術(shù)的發(fā)展，也可利用新庫(kù)重新綜合優(yōu)化。布局布線、重新驗(yàn)證獲得新工藝條件下的硬核。用這種方法實(shí)現(xiàn)設(shè)計(jì)再利用和傳統(tǒng)的模塊設(shè)計(jì)方法相比其效率可以提高2一3倍，因此，0.35微米工藝以前的設(shè)計(jì)再利用多用這種RTL軟核綜合方法實(shí)現(xiàn)。 

　　隨著工藝技術(shù)的發(fā)展，深亞微米（DSM）使系統(tǒng)級(jí)芯片更大更復(fù)雜。這種綜合方法將遇到新的問(wèn)題，因?yàn)殡S著工藝向0．18微米或更小尺寸發(fā)展，需要精確處理的不是門(mén)延遲而是互連線延遲。再加之?dāng)?shù)百兆的時(shí)鐘頻率，信號(hào)間時(shí)序關(guān)系十分嚴(yán)格，因此很難用軟的RTL綜合方法達(dá)到設(shè)計(jì)再利用的目的。 

　　建立在芯核基礎(chǔ)上的系統(tǒng)級(jí)芯片設(shè)計(jì)，使設(shè)計(jì)方法從電路設(shè)計(jì)轉(zhuǎn)向系統(tǒng)設(shè)計(jì)，設(shè)計(jì)重心將從今大的邏輯綜合、門(mén)級(jí)布局布線、后模擬轉(zhuǎn)向系統(tǒng)級(jí)模擬，軟硬件聯(lián)合仿真，以及若干個(gè)芯核組合在一起的物理設(shè)計(jì)。迫使設(shè)計(jì)業(yè)向兩極分化，一是轉(zhuǎn)向系統(tǒng)，利用IP設(shè)計(jì)高性能高復(fù)雜的專(zhuān)用系統(tǒng)。另一方面是設(shè)計(jì)DSM下的芯核，步入物理層設(shè)計(jì)，使DSM芯核的性能更好并可遇測(cè)。 

　　2、低功耗設(shè)計(jì)

　　系統(tǒng)級(jí)芯片因?yàn)榘偃f(wàn)門(mén)以上的集成度和數(shù)百兆時(shí)鐘頻率下工作，將有數(shù)十瓦乃至上百瓦的功耗。巨大的功耗給使用封裝以及可靠性方面都帶來(lái)問(wèn)題，回此降低功耗的設(shè)計(jì)是系統(tǒng)級(jí)芯片設(shè)計(jì)的必然要求。設(shè)計(jì)中應(yīng)從多方面著手降低芯片功耗。

　　（1）在系統(tǒng)設(shè)計(jì)方面，降低工作電壓是一方面，但太低工作電壓將影響系統(tǒng)性能。比較成熟的方法是采用空閑（1d1e）模式和低功耗模式，在沒(méi)有什么任務(wù)的情況下使系統(tǒng)處于等待狀態(tài)或處于低電壓低時(shí)鐘頻率的低功耗模式。采用可編程電源是挾取高性能低功耗的有效方法。 　　

　　（2）在電路組態(tài)結(jié)構(gòu)方面盡可能少采用傳統(tǒng)的互補(bǔ)式電路結(jié)構(gòu)， 因?yàn)榛パa(bǔ)電路結(jié)構(gòu)每個(gè)門(mén)輸入端具有一對(duì)P、 NM0S管，形成較大的容性負(fù)載，CMOS電路工作時(shí)對(duì)負(fù)載電容開(kāi)關(guān)充放電功耗占整個(gè)功耗的百分之七十以上，因此深亞微米的電路結(jié)構(gòu)組態(tài)多選擇低負(fù)載電容的電路結(jié)構(gòu)組態(tài)，如開(kāi)關(guān)邏輯，Domino邏輯以及NP邏輯，使速度和功耗得到較好的優(yōu)化。 

　?。?）低功耗的邏輯設(shè)計(jì)，一個(gè)數(shù)百兆頻率的工作的系統(tǒng)不可能處處都是幾百兆頻率工作，對(duì)于電路中那些速度不高或驅(qū)動(dòng)能力不大的部位可采用低功耗的門(mén)，以降低系統(tǒng)功耗。因此在邏輯綜合時(shí)就將低功耗優(yōu)化設(shè)計(jì)加進(jìn)去，在滿(mǎn)足電路工作速度的前題下，盡可能用低功耗的單元電路。 

　 （4）采用低功耗電路設(shè)計(jì)技術(shù)， MOS輸出電路幾乎都采用一對(duì)互補(bǔ)的P、 NMOS管，在開(kāi)關(guān)過(guò)程中，在瞬間存在兩個(gè)器件同時(shí)通導(dǎo)，造成很大功耗，對(duì)系統(tǒng)級(jí)芯片引出腿多，電路頻率高，這一現(xiàn)象更存嚴(yán)重，回此在電路設(shè)計(jì)時(shí)應(yīng)盡可能避免這一問(wèn)題出現(xiàn)以降低功耗。 

　　3、可測(cè)性設(shè)計(jì)技術(shù) 

　　系統(tǒng)級(jí)芯片是將芯核和用戶(hù)自己定義的邏輯（UDL一起集成，芯核深埋在芯片中，芯核不能事先測(cè)試。只能在系統(tǒng)級(jí)芯片被制造出來(lái)后作為系統(tǒng)級(jí)芯片的一部份和芯片同時(shí)測(cè)試。因此對(duì)系統(tǒng)級(jí)芯片測(cè)試存在許多困難，首先是芯核是別人的，選用芯核的設(shè)計(jì)者不一定對(duì)芯核十分了解，不具備對(duì)芯核的測(cè)試知識(shí)和能力。再加之芯核深埋在芯片之中，不能用測(cè)試單個(gè)獨(dú)立芯核的方法去處理集成后的芯核測(cè)試。只能通過(guò)某種電路模塊的接入將芯核和外圍測(cè)試資源接通，常用的方法有以下幾種： 

　　（1）并行直接接入技術(shù)，它是將芯核的I／O端直接接至芯片的引出端，或者通過(guò)多路選擇器實(shí)現(xiàn)芯核I／O端和芯片引出端公用。對(duì)芯片內(nèi)箝入芯核比較少的芯片或有豐富引出端可利用的芯片往往用這種方法。并行直接接入的優(yōu)點(diǎn)是可直接不利用獨(dú)立芯核的測(cè)試方法測(cè)試片上箝入的芯核。 

　　（2）串行掃描鏈接入法，本方法是在芯核四周設(shè)置掃描鏈，使芯核的所有I／O都能間接的不時(shí)）圍接通。通過(guò)掃描鏈，可以將測(cè)試圖形傳至測(cè)試點(diǎn)，也可以將測(cè)試響應(yīng)結(jié)果傳出。邊界掃描技術(shù)就是一種特定的接入方法。串行掃描方法的優(yōu)點(diǎn)是節(jié)約引出端口。 

　　（3）接入功能測(cè)試機(jī)構(gòu)，這種方法是在芯核周?chē)尤脒壿嬆K以產(chǎn)生或傳播測(cè)試圖形。片上自測(cè)試是其中一種，在片上接入測(cè)試資源，實(shí)現(xiàn)對(duì)特定芯核的測(cè)試。自測(cè)試降低了外圍接入模塊的復(fù)雜性，只需簡(jiǎn)單的測(cè)試接口，絕大多數(shù)存貯器測(cè)試可用此方法，將自測(cè)試邏輯和存貯器芯核設(shè)計(jì)在一起。 

　　一個(gè)完整的系統(tǒng)級(jí)芯片測(cè)試應(yīng)包括芯核內(nèi)部測(cè)試，以保證每個(gè)芯核正確無(wú)誤。還應(yīng)通過(guò)周?chē)壿嬰娐愤M(jìn)行跨芯核的測(cè)試，以及對(duì)用戶(hù)自定義邏輯電路的測(cè)試。芯片設(shè)計(jì)時(shí)可測(cè)性設(shè)計(jì)的任務(wù)是將測(cè)試裝置和被測(cè)系統(tǒng)級(jí)電路通過(guò)DFT的測(cè)試線路連成一個(gè)統(tǒng)一的機(jī)構(gòu)。 可將各個(gè)芯核的接入路徑和芯片總線相連，也可將需控制和需觀察的測(cè)試點(diǎn)接在掃描鏈中。形成一個(gè)統(tǒng)一的可為測(cè)試裝置控制的整體。

　　4、深亞微米SOC的物理綜合

　　由于深亞微米時(shí)互連線延遲是主要延遲因素，而延遲又取決于物理版圖。因此傳統(tǒng)的自上而下的設(shè)計(jì)方法只有在完成物理版圖后才知道延遲大小。如果這時(shí)才發(fā)現(xiàn)時(shí)序錯(cuò)誤，必須返回前端，修改前端設(shè)計(jì)或重新布局，這種從布局布線到重新綜合的重復(fù)設(shè)計(jì)可能要進(jìn)行多次，才能達(dá)到時(shí)序目標(biāo)。隨著特征尺寸的減少，互連線影響越來(lái)越大。傳統(tǒng)的邏輯綜合和布局布線分開(kāi)的設(shè)計(jì)方法已經(jīng)無(wú)變得無(wú)法滿(mǎn)足設(shè)計(jì)要求。必須將邏輯綜合和布局布線更緊密的聯(lián)系起來(lái)，用物理綜合方法，使設(shè)計(jì)人員同時(shí)兼顧考慮高層次的功能問(wèn)題、結(jié)構(gòu)問(wèn)題和低層次上的布局布線問(wèn)題。物理綜合過(guò)程分為初始規(guī)劃、RTL規(guī)劃和門(mén)級(jí)規(guī)劃三個(gè)階段。

　　在初始規(guī)劃階段，首先完成初始布局，將RTL模塊安置在芯片上，并完成I/O布局，電源線規(guī)劃。根據(jù)電路時(shí)序分折和布線擁擠程度的分析，設(shè)計(jì)人員可重新劃分電路模塊。通過(guò)頂層布線，進(jìn)行模塊間的布線。并提取寄生參數(shù)，生成精確線網(wǎng)模型，確定各個(gè)RTL模塊的時(shí)序約束，形成綜合約束。

　　RTL規(guī)劃階段是對(duì)RTL模塊進(jìn)行更精確的面積和時(shí)序的估算。通過(guò)RTL估算器快速生存門(mén)級(jí)網(wǎng)表，再進(jìn)行快速布局獲得RTL模塊的更精確描述。并基于這種描述對(duì)布局頂層布線、管腳位置進(jìn)行精細(xì)調(diào)整。最后獲得每一RTL模塊的線負(fù)載模型和精確的各模塊的綜合約束。

　　門(mén)級(jí)規(guī)劃是對(duì)每一RTL級(jí)模塊獨(dú)立地進(jìn)行綜合優(yōu)化，完成門(mén)級(jí)網(wǎng)表，最后進(jìn)行布局布線。對(duì)每一RTL模塊和整個(gè)芯片綜合產(chǎn)生時(shí)鐘樹(shù)。還進(jìn)行時(shí)序和線扔擠度分析，如果發(fā)現(xiàn)問(wèn)題，可進(jìn)行局部修改。由于物理綜合過(guò)程和前端邏輯綜合緊密相連，邏輯綜合是在布局布線的基礎(chǔ)上進(jìn)行，因此延遲模型準(zhǔn)確，設(shè)計(jì)反復(fù)較少。

　　5、設(shè)計(jì)難技術(shù)

　　設(shè)計(jì)驗(yàn)證是設(shè)計(jì)工作中十分重要的一環(huán)，電路規(guī)模越大系統(tǒng)越復(fù)雜占用驗(yàn)證時(shí)間越長(zhǎng)。目前市場(chǎng)上已經(jīng)有了適合不同設(shè)計(jì)領(lǐng)域和設(shè)計(jì)對(duì)象的CAD工具但如果用這些工具來(lái)驗(yàn)證系統(tǒng)級(jí)芯片設(shè)計(jì)需將它們安需要組合，并集成在同一環(huán)境中。 　　模擬電路模擬需要晶體管級(jí)模型，大部分模擬工具都是從SPICE衍生出耒，由于要求解電路方程，電路越復(fù)雜模擬時(shí)間越長(zhǎng)。利用并行結(jié)構(gòu)分別進(jìn)行數(shù)值解算和利用模型進(jìn)行模擬，可大大提高模擬速度，能對(duì)數(shù)萬(wàn)元器件電路乃至芯核進(jìn)行模擬。但要對(duì)整個(gè)數(shù)百萬(wàn)門(mén)規(guī)模的SOC進(jìn)行模擬還是有困難的。另一方面深亞微米系統(tǒng)級(jí)芯片線網(wǎng)延遲超過(guò)門(mén)延遲，工作頻率數(shù)百兆，信號(hào)間的打擾，信號(hào)完整性分析也必須通過(guò)晶體管級(jí)的模擬才能確定。而數(shù)字信號(hào)模擬只需邏輯模型，模擬速度快，規(guī)模大。由此看來(lái)，物理設(shè)計(jì)后提取各模塊晶體管和連線參數(shù)，首先進(jìn)行模塊級(jí)驗(yàn)證，在引基礎(chǔ)上再通過(guò)支持多種不同模型的模擬器聯(lián)合模擬以解決SOC設(shè)計(jì)中的驗(yàn)證問(wèn)題。

　　在系統(tǒng)級(jí)芯片上，幾乎都要用到微處理器以及專(zhuān)門(mén)的軟件和硬件。硬件和軟件之間是密切相關(guān)的。但在系統(tǒng)被做出之前，軟硬件之間的相互作用通常是很難精確測(cè)出的。一些設(shè)計(jì)錯(cuò)誤也不會(huì)明顯表現(xiàn)出來(lái)。為了解決這一問(wèn)題，必須采用硬件/軟件協(xié)同驗(yàn)證技術(shù)。

三 硅加工技術(shù)是單片系統(tǒng)設(shè)計(jì)成功的關(guān)鍵因素 

　　設(shè)計(jì)一個(gè)系統(tǒng)級(jí)芯片除了選擇設(shè)計(jì)工具、單元庫(kù)和芯核以外，還需決定采用什么加工工藝。各ASIC廠家的CMOS數(shù)字邏揖加工能力差別不大，但對(duì)于單片系統(tǒng)集成來(lái)說(shuō)，還要根據(jù)需要增加其它特殊模塊，這需要增加掩模工藝步驟。例如 SRAM要增加兩次掩模，對(duì)閃速存貯器要增加5次掩模，對(duì)模擬電路至少要增加2－3次掩模用于金屬一金屬電容器，多晶一多晶電容器和多晶硅電阻制作，對(duì)十這些不同廠家差別很大。設(shè)計(jì)者必須根據(jù)特殊模塊要求和IP芯核要求去選擇合適的加工廠家，使之工藝加工達(dá)到芯核指標(biāo)和特殊模塊要求。如你打算做一個(gè)混合信號(hào)單片系統(tǒng)，你必須選擇一個(gè)加工廠家對(duì)模擬模塊加工能力和數(shù)字／模擬之間的隔離問(wèn)題足以達(dá)到你的單片系統(tǒng)設(shè)計(jì)要求。 

　　選擇加工廠家的另一個(gè)因素是決定于單片系統(tǒng)對(duì)存貯器的技術(shù)要求。要了解該廠家的存貯器模塊最大尺寸限界和配置限界能否滿(mǎn)足單片系統(tǒng)的技術(shù)要求。一定要確認(rèn)ASIC加工廠家能否有能力將你的數(shù)字電路和存貯器同時(shí)放在一個(gè)芯片上。 

四、結(jié)論 
　　單片系統(tǒng)的復(fù)雜性以及快速完成設(shè)計(jì)、降低成本等要求，決定系統(tǒng)級(jí)芯片的設(shè)計(jì)必須采用知識(shí)產(chǎn)權(quán)（IP）復(fù)用方法。低功耗設(shè)計(jì)、可測(cè)性設(shè)計(jì)是系統(tǒng)級(jí)芯片設(shè)計(jì)的基本技術(shù)?；旌闲盘?hào)模擬。軟硬件協(xié)同驗(yàn)證是系統(tǒng)級(jí)芯片設(shè)計(jì)必須的驗(yàn)證方法。正確選擇硅加工工藝是實(shí)現(xiàn)單片系統(tǒng)集成的關(guān)鍵因素。