SiP設(shè)計(jì)：優(yōu)勢(shì)與挑戰(zhàn)并行

隨著SoC開發(fā)成本的不斷增加，以及在SoC中實(shí)現(xiàn)多種功能整合的復(fù)雜性，很多無(wú)線、消費(fèi)類電子的IC設(shè)計(jì)公司和系統(tǒng)公司開始采用“系統(tǒng)級(jí)封裝”(SiP)設(shè)計(jì)以獲得競(jìng)爭(zhēng)優(yōu)勢(shì)。一方面是因?yàn)樾⌒突?、高性能、多用途產(chǎn)品的技術(shù)挑戰(zhàn)，另一方面是因?yàn)樽兓媚獪y(cè)的市場(chǎng)競(jìng)爭(zhēng)。他們努力地節(jié)約生產(chǎn)成本的每一分錢以及花在設(shè)計(jì)上的每一個(gè)小時(shí)。相比SoC，SiP設(shè)計(jì)在多個(gè)方面都提供了明顯的優(yōu)勢(shì)。
 
SiP獨(dú)特的優(yōu)勢(shì) 

SiP的優(yōu)勢(shì)不僅在于尺寸方面，SiP能夠在更小的占用空間里提供更多的功能，并降低了開發(fā)成本和縮短了設(shè)計(jì)周期。 

從設(shè)計(jì)和制造角度講，SiP為設(shè)計(jì)和制造系統(tǒng)組件提供了最好的技術(shù)。從測(cè)試的角度來(lái)看，SiP可以減少測(cè)試儀成本。另外，像存儲(chǔ)器這樣在發(fā)現(xiàn)缺陷的時(shí)候可以被修復(fù)或重新裝配的元件，也不會(huì)受到其它的如邏輯元件這樣的在發(fā)現(xiàn)缺陷時(shí)無(wú)法修復(fù)的元件的影響。 

SiP允許性能的高密集性，綜合了鍵合工藝、倒裝芯片工藝、堆疊芯片工藝、嵌入元件工藝、MEMS和堆疊封裝工藝的組合。這使得設(shè)計(jì)師可以使用SiP實(shí)現(xiàn)子系統(tǒng)，以及采用SoC技術(shù)無(wú)法實(shí)現(xiàn)的或以前在PCB上執(zhí)行的系統(tǒng)。 

此外，SiP技術(shù)可以在互連級(jí)別上降低功耗和噪音，在混合和配對(duì)IC技術(shù)上更有彈性，并且可以通過(guò)采用無(wú)源元件減小電路板尺寸。相對(duì)于目前基于SoC的解決方案，SiP模塊的開發(fā)更省時(shí)。例如，使用SiP技術(shù)，一部有著多種不同工藝技術(shù)的IC、分立器件和RF架構(gòu)的2.5G手機(jī)可以在短短幾個(gè)月內(nèi)開發(fā)出來(lái)。而要在SoC中實(shí)現(xiàn)這種功能整合，要么成本不容許，要么技術(shù)上不可能，或者超出了可行的上市時(shí)間安排。  

 
面臨的挑戰(zhàn) 

盡管與傳統(tǒng)的封裝技術(shù)相比，SiP在手機(jī)、藍(lán)牙、WLAN以及分組交換網(wǎng)絡(luò)等無(wú)線、網(wǎng)絡(luò)和消費(fèi)電子領(lǐng)域都有明顯的優(yōu)勢(shì)。但是SiP仍然面臨很多挑戰(zhàn)，如缺少整合的工具和方法以實(shí)現(xiàn)IC、封裝和電路板設(shè)計(jì)的整合，無(wú)法模擬、驗(yàn)證和分析完整的SiP設(shè)計(jì)。 

今天，SiP設(shè)計(jì)被使用特殊工具和技術(shù)的專家所采用。雖然這些“專家設(shè)計(jì)”手段被用于初期前沿產(chǎn)品，例如將內(nèi)存嵌入手機(jī)芯片，然而它們的綜合性和先進(jìn)性還不夠，無(wú)法提供最新無(wú)線掌上消費(fèi)電子設(shè)備所需的高性能SiP模塊。主要問(wèn)題在于缺乏參考設(shè)計(jì)流程，可行性研究太耗時(shí)并且經(jīng)常不夠精確，整個(gè)設(shè)計(jì)鏈的協(xié)作也不夠好。要通過(guò)精簡(jiǎn)設(shè)計(jì)周期加快上市時(shí)間，SiP設(shè)計(jì)必須從“專家專用”轉(zhuǎn)化為主流設(shè)計(jì)方法，具備自動(dòng)化、綜合性、可靠性與可重復(fù)性。三個(gè)顯然需要新工具功能的領(lǐng)域是：系統(tǒng)級(jí)協(xié)同設(shè)計(jì)、高級(jí)封裝和RF模塊設(shè)計(jì)。 

系統(tǒng)級(jí)協(xié)同設(shè)計(jì) 

雖然現(xiàn)在有很多種協(xié)同設(shè)計(jì)方案可以選擇，SiP技術(shù)需要比市面上任何一種技術(shù)更高的性能和綜合性。其中一個(gè)原因是SiP在精度上是更為復(fù)雜的電子技術(shù)。更多的裸片需要更多的電流，更快的裸片對(duì)時(shí)序和電磁干擾的影響更為敏感。SiP的電力傳輸也比單個(gè)裸片封裝設(shè)計(jì)更為復(fù)雜，因?yàn)槎鄠€(gè)裸片共用封裝基板內(nèi)的電力系統(tǒng)，并且一些裸片直接與另外一個(gè)裸片共用電源。 

為了克服這些挑戰(zhàn)，SiP設(shè)計(jì)師必須管理所有關(guān)聯(lián)設(shè)計(jì)結(jié)構(gòu)——也即整個(gè)系統(tǒng)互聯(lián)的設(shè)計(jì)部件間的物理設(shè)計(jì)、電氣設(shè)計(jì)和制造接口。簡(jiǎn)而言之，設(shè)計(jì)師需要有抓住整個(gè)系統(tǒng)互連性的能力，然后將需求傳遞到數(shù)字IC、定制IC、SiP和PCB等不同的設(shè)計(jì)領(lǐng)域。 


這對(duì)于當(dāng)今的設(shè)計(jì)工具和方法是相當(dāng)苛刻的要求。創(chuàng)新必須從設(shè)計(jì)之初就開始。有一種解決方案是創(chuàng)造一種抽象或虛擬系統(tǒng)互連(VSIC)模型，這樣設(shè)計(jì)師就可以搭建從I/O緩沖器到I/O緩沖器的SiP級(jí)或系統(tǒng)級(jí)互連模型。使用VSIC模型，設(shè)計(jì)師可以成功地進(jìn)行多結(jié)構(gòu)級(jí)別的系統(tǒng)設(shè)計(jì)優(yōu)化和折中。他們可以平衡時(shí)序、信號(hào)和電源完整性的需求，還可以試驗(yàn)信號(hào)配置和信號(hào)拓?fù)浣Y(jié)構(gòu)，然后進(jìn)行仿真以驗(yàn)證時(shí)序和噪音裕度，最后滿足誤碼率的要求。還可以設(shè)計(jì)出電力分配系統(tǒng)原型驗(yàn)證向內(nèi)核輸送的電力，確保不存在同步切換噪聲(SSN)問(wèn)題。 

通過(guò)跨領(lǐng)域SiP協(xié)同設(shè)計(jì)流程，設(shè)計(jì)師可以借由I/O焊盤的優(yōu)化，以及由此形成的更小的封裝面積，造出更小的芯片。他們可以降低能耗和噪音，實(shí)現(xiàn)更快的設(shè)備性能，并減少PCB層數(shù)，實(shí)現(xiàn)更低的成本和更簡(jiǎn)單地完成PCB。這樣一種協(xié)同設(shè)計(jì)方法還引申出一個(gè)讓人費(fèi)解的問(wèn)題，即誰(shuí)會(huì)向不同設(shè)計(jì)領(lǐng)域的人保證該方法的靈活性可讓他們引領(lǐng)市場(chǎng)，借此設(shè)計(jì)出這樣的SiP。在一個(gè)真正的協(xié)同設(shè)計(jì)流程里，不管是誰(shuí)促進(jìn)SiP成為執(zhí)行結(jié)構(gòu)，無(wú)論是IC團(tuán)隊(duì)架構(gòu)師、技術(shù)行銷人員、封裝架構(gòu)師還是PCB架構(gòu)師，都有能力執(zhí)行該設(shè)計(jì)。 

高級(jí)封裝3D化 

為了提高功能密度，SiP設(shè)計(jì)在封裝內(nèi)采用了復(fù)雜的三維(3D)架構(gòu)。封裝包括有堆疊鍵合芯片、堆疊在倒裝芯片上的鍵合芯片、裸片間直接安裝、使用媒介基板支持倒裝芯片的緊接堆疊，以及包括堆疊封裝在內(nèi)的其它復(fù)雜組合。堆疊方法唯一的限制因素只有設(shè)計(jì)師或制造商的想象力，凸塊、焊球和金屬線壓焊的3D天性必須得到充分了解，弄清楚他們是否能夠成功連接和建模。不幸的是，采用當(dāng)前的二維(2D)工具、2D規(guī)則和對(duì)電力模型的簡(jiǎn)化假設(shè)是不可能的。SiP實(shí)現(xiàn)需要有封裝的3D視圖以及3D規(guī)則和新3D工具的發(fā)展。 

電氣建模本身會(huì)產(chǎn)生很多問(wèn)題。設(shè)計(jì)師無(wú)法再像PCB設(shè)計(jì)那樣假定直交和正交線，因?yàn)镻CB設(shè)計(jì)通常的假設(shè)前提是有一個(gè)完美的電源層，讓用戶可以簡(jiǎn)化PCB板上線的模型。由于在SiP設(shè)計(jì)中“紐扣狀器件”層很普遍，因此有必要將精確的電源層模型與PCB板上的線結(jié)合，以了解SSN與電流回路。 

在電力輸送和全波提取方面的性能改進(jìn)也是必要的。電力輸送系統(tǒng)的直流壓降與交流阻抗也必須被建模，以優(yōu)化退耦電容。至于在更高頻下運(yùn)作的設(shè)備，比如說(shuō)3GHz，就需要全波技術(shù)。如今這樣的技術(shù)顯得太慢了，它可能要花好幾天才能完成一次提取，這就突出了工具改良的另外一個(gè)領(lǐng)域。 

SiP設(shè)計(jì)的一個(gè)主要挑戰(zhàn)是如何分配過(guò)多的電量，那可能會(huì)導(dǎo)致芯片上出現(xiàn)過(guò)熱點(diǎn)，以及焊接點(diǎn)和裸片固定的壓力。SiP實(shí)現(xiàn)需要這些電力和熱量的考慮在投入制造之前就得到檢驗(yàn)，因此就要有一個(gè)設(shè)計(jì)流程將電氣分析和熱分析考慮到IC設(shè)計(jì)中，這樣IC設(shè)計(jì)工具可以執(zhí)行更精確的分析，更接近實(shí)際情況的限制條件，這是大有裨益的。 

RF模塊設(shè)計(jì) 

在RF IC設(shè)計(jì)過(guò)程中必須對(duì)RF模塊進(jìn)行設(shè)計(jì)和驗(yàn)證。為此，RF IC和封裝設(shè)計(jì)這兩個(gè)完全不同的領(lǐng)域必須要統(tǒng)一起來(lái)。為使其正常運(yùn)作，設(shè)計(jì)師需要有在IC和RF模塊間妥協(xié)的能力——例如，應(yīng)該將傳感器放在芯片里使其占據(jù)寶貴的空間，還是放在基板上？沒(méi)有對(duì)整個(gè)設(shè)計(jì)的一個(gè)清楚表達(dá)，像這樣的選擇就無(wú)法描述、仿真和解決。 

允許為芯片和模塊單獨(dú)設(shè)計(jì)一個(gè)原理圖的設(shè)計(jì)解決方案是一個(gè)很好的開始。設(shè)計(jì)師接著可以從芯片和基板提取寄生參數(shù)，并且將這些寄生參數(shù)反標(biāo)回原理圖，用于仿真。 

在RF模塊設(shè)計(jì)工具中將會(huì)需要用到RF IC設(shè)計(jì)中認(rèn)可的一些功能。例如，基板級(jí)RF無(wú)源器件的參數(shù)化設(shè)計(jì)單元(P-Cell)在定制IC工具中是標(biāo)配，而在如今領(lǐng)先的封裝設(shè)計(jì)工具中卻是不存在的。將他們引入將會(huì)是所有SiP解決方案的一部分。 

本文小結(jié) 

總而言之，SiP設(shè)計(jì)允許制造商將很多IC和封裝流水線合在一起，然后對(duì)技術(shù)進(jìn)行測(cè)試，創(chuàng)造出高度整合的產(chǎn)品，同時(shí)使得芯片成本、尺寸和性能最優(yōu)化。EDA軟件供應(yīng)商正努力改進(jìn)技術(shù)，幫助他們攻克設(shè)計(jì)挑戰(zhàn)，尤其是在協(xié)同設(shè)計(jì)、高級(jí)封裝和RF模塊設(shè)計(jì)領(lǐng)域。最近，由于SiP技術(shù)各方面都得到了可喜的進(jìn)展——降低成本、加快上市時(shí)間、減少類型，降低能耗，它帶來(lái)的極大推動(dòng)作用是不可忽視的。 

但是為了實(shí)現(xiàn)SiP設(shè)計(jì)的好處，傳統(tǒng)的EDA解決方案無(wú)法滿足開發(fā)高效的SiP所需的自動(dòng)化設(shè)計(jì)流程，EDA軟件供應(yīng)商必須設(shè)計(jì)有新功能的工具，并提供可靈活調(diào)節(jié)的設(shè)計(jì)方法和流程。一套完美的解決方案會(huì)讓SiP設(shè)計(jì)團(tuán)隊(duì)成員能夠在IC環(huán)境中創(chuàng)造“裸片抽象”，能夠在IC和封裝設(shè)計(jì)環(huán)境中進(jìn)行RF設(shè)計(jì)，在完整的封裝和PCB設(shè)計(jì)環(huán)境中進(jìn)行封裝與電路板的協(xié)同設(shè)計(jì)，使得原本是專家工程的SiP設(shè)計(jì)被更多的企業(yè)采用，推動(dòng)其主流化。