一種單端10-bit SAR ADC IP核的設計

摘要：本設計通過采用分割電容陣列對DAC進行優(yōu)化，在減小了D／A轉(zhuǎn)換開關消耗的能量、提高速度的基礎上，實現(xiàn)了一款采樣速度為1MS ／s的10-bit單端逐次逼近型模數(shù)轉(zhuǎn)換器。使用cadence spectre工具進行仿真，仿真結(jié)果表明，設計的D／A轉(zhuǎn)換器和比較器等電路滿足10-bit A／D轉(zhuǎn)換的要求，逐次逼近A／D轉(zhuǎn)換器可以正常工作。
關鍵詞：D／A轉(zhuǎn)換器；逐次逼近；低功耗；單端；二進制加權(quán)電容

隨著集成電路和數(shù)字信號處理技術(shù)的快速發(fā)展，我們可以在數(shù)字域里實現(xiàn)比模擬域里更高精度，更快速度，更低價格的各種信號處理功能，因此，模數(shù)轉(zhuǎn)換器作為模擬系統(tǒng)和數(shù)字系統(tǒng)的接口就變得非常重要。而在各種類型的模數(shù)轉(zhuǎn)換器當中，逐次逼近型的模數(shù)轉(zhuǎn)換器(SAR ADC)因為其低功耗，中等精度和中高分辨率而得到了廣泛的應用。而SARADC從輸入來分，可以分為單端輸入和雙端(全差分)輸入。雖然一個雙端SAR ADC電路架構(gòu)可以獲得更好的共模抑制比和和較少的失真，而得到了廣泛的應用，但在現(xiàn)實生活中對單端的ADC仍有一定的需求，如光柵尺中絕對碼道信號的檢測。本文則是在一種常見單端SAR ADC電路架構(gòu)的基礎上，對D／A轉(zhuǎn)換器進行了改進，在不增加電容面積的情況下，減小了D／A轉(zhuǎn)換時電容和開關所消耗的能量，減小了電容陣列轉(zhuǎn)換的建立時間。

1 ADC整體電路設計
本文設計的單端SAR ADC的整體架構(gòu)如圖1所示，主要包括以下4個部分：采樣保持電路(Sample and Hold)、比較器(Comp)、10-bit逐次逼近寄存器及控制電路(SARLOGIC)、D／A轉(zhuǎn)換電路(DAC)。

輸入電壓Vin通過采樣保持電路得到采樣電壓Vsh，Vsh與DAC的輸出Vdac通過比較器進行比較，比較結(jié)果傳遞給逐次逼近寄存器，逐次逼近寄存器一方面輸出比較結(jié)果，另一方面控制DAC的轉(zhuǎn)換開關，以便進行下一位的轉(zhuǎn)換。
1．1 SAR ADC的工作流程
SAR ADC的工作流程如圖2所示，它主要可以分為采樣、清零階段和比較階段。
第一步：采樣、清零階段。采樣保持電路中的開關S，閉合，Vin=Vsh，屬于跟隨階段；DAC中的電容C1p～C10p和C1n～C10n的下級板全部接GND，開關EN閉合，Vdac接GND，DAC處于清零階段。
第二步：比較階段。采樣保持電路中的開關Sa斷開，Vsh為采樣得到的電壓；DAC中的電容C1p～C10p的下級板接Vref，其余開關不動，而開關EN斷開，此時DAC的輸出結(jié)果：

Vsh與Vdac進行比較，如果Vsh大于Vdac，則比較器輸出為1，即D1=1，而逐次逼近寄存器根據(jù)比較結(jié)果，將電容C10n(MSB電容)的下級板偏轉(zhuǎn)到Vref；反之D1=0，C10p的下級板偏轉(zhuǎn)到GND。其余電容保持不變。
第j步：根據(jù)上一步比較的結(jié)果，得到DAC的輸出如下：

Vsh與Vdac進行比較，如果Vsh大于Vdac，則比較器輸出為1，即Dj-1=1，而逐次逼近寄存器根據(jù)比較結(jié)果，將電容C(11-j)n的下級板偏轉(zhuǎn)到Vref；反之Dj-1=0，C(11-j)p的下級板偏轉(zhuǎn)到GND。其余電容保持不變。直至j=11，比較結(jié)束，進入下一個轉(zhuǎn)換周期。