一種單端10-bit SAR ADC IP核的設(shè)計
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2 版圖設(shè)計與系統(tǒng)仿真
本設(shè)計基于Cadence Virtuoso版圖編輯工具對SAR ADC進行布局布線和版圖繪制。電容陣列采用MIM(metal-insulator-metal)電容，提高了工藝兼容性，減小了成本。在版圖布局方面，電容陣列采用對稱的布局方式進行布局，有效地減小了電容匹配誤差。由于本文的逐次逼近寄存器及控制電路是采用verilog編碼，并通過Encounter工具生成的數(shù)字電路，因此本文將數(shù)字電路和模擬電路分開布局，并用電地環(huán)進行隔離，以防止相互干擾。電路版圖如圖7所示，芯片版圖面積約為800μmx340μm。最后利用Assura軟件從版圖生成了帶寄生參數(shù)的網(wǎng)表，并進行了后仿真，以驗證電容不匹配及寄生參數(shù)等對電路的精度、速度的影響。在采樣速度為1-MS／s，信號頻率為50 kHz的情況下，后仿真的3種工藝角結(jié)果如表1所示。從表1中可以看出，ADC的有效位數(shù)為9．3 bit左右，基本達到預(yù)期目標，可以正常工作。本文引用地址：http://www.ex-cimer.com/article/176406.htm
3 結(jié)論
文中設(shè)計了一種單端10-bit SAR ADC IP核，分析了整個系統(tǒng)的主框架和數(shù)模轉(zhuǎn)換電路(DAC)以及比較器。采用XFAB 0.35μm CMOS工藝，利用Cadence Spectre軟件，對系統(tǒng)進行了仿真。仿真結(jié)果表明在電源電壓3．3 V，輸入電壓范圍0～1．5 V，采樣速率為1 MHz，輸入信號頻率50 kHz的情況下，測得有效位數(shù)ENOB為9．37 bit，SNR為58．69 dB，SFDR為72．86 dB，THD為67．51 dB，SNDR為58．16 dB，功耗僅為
4 mW。滿足設(shè)計需求，可以應(yīng)用于單端輸入信號電路中。
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