切換式電源的靜電放電能力防制技術(shù)

　　先確認(rèn)因ESD而產(chǎn)生之故障現(xiàn)象，一般來說，ESD造成的故障現(xiàn)象包括：

　　1. 機(jī)臺有跳火的現(xiàn)象（不在規(guī)劃的放電PAD上）

　　2. 機(jī)臺進(jìn)入保護(hù)模式（auto or latch）

　　3. 整個(gè)機(jī)臺損壞。

　　A. 若機(jī)臺有跳火的現(xiàn)象，一般為絕緣不足或距離不夠所致，對策方式為：

　　a.1可先用Hi-pot做一二次側(cè)的絕緣測試，將Hi-pot的電壓慢慢的往上調(diào)整，當(dāng)一二次側(cè)的絕緣或距離不足時(shí)，即為產(chǎn)生跳火而致使漏電流超過10mA，Hi-pot機(jī)跳離。尤其是變壓器內(nèi)部或散熱片與周邊零件的距離，用此法可快速檢測機(jī)臺一二次側(cè)之間的距離問題。

　　a.2將輸入端的火線／中線／地線全部接在一起下地，然后再去測ESD（機(jī)臺沒開機(jī)），此方式是檢測當(dāng)有外部電荷進(jìn)入時(shí)，是否電荷是依循規(guī)劃路徑在走，只在放電PAD上有跳火。用此方式可以在不傷機(jī)臺的情況下（因沒有開機(jī)）先確認(rèn)組件之間的距離是否足夠，若不夠即會(huì)跳火。

　　a.3在ESD測試時(shí)，可關(guān)燈確認(rèn)跳火現(xiàn)象是在哪一個(gè)部份，一般跳火可用方式為：

　　a.3.1增加熱縮套管，加強(qiáng)絕緣。

　　a.3.2修改layout，增加組件之間距離。

　　a.3.3在跳火處涂上白膠，增加其絕緣強(qiáng)度。

　　B. 若機(jī)臺進(jìn)入保護(hù)模式，對策方式為

　　b.1先判斷與此現(xiàn)象相關(guān)的電路部分，看哪一部份電路動(dòng)作會(huì)導(dǎo)致此保護(hù)現(xiàn)象，然后先將此保護(hù)模式關(guān)掉。例如測試ESD造成電源latch，就先將IC 會(huì)進(jìn)到latch 的功能先Disable，看是否為IC周邊線路誤動(dòng)作導(dǎo)致IC進(jìn)到latch。

　　b.2若不是保護(hù)線路問題，即可能為IC被干擾，對IC來說，操作電流或操作電壓愈小的pin腳愈容易被干擾（pin腳呈現(xiàn)高阻抗），確認(rèn)IC哪個(gè)腳位的操作電流很小，設(shè)法增加一小電容去濾波或在pin腳前端串聯(lián)一電阻做干擾訊號的衰減，在切換式電源IC里，CS pin因操作電壓較低，故較容易受干擾，因此CS pin的layout 要極為注意；另外，TL431的地也很重要，在規(guī)劃TL431的地時(shí)，最好連接于疏導(dǎo)電路的后端（讓大多的電荷先走過疏導(dǎo)電路再進(jìn)入TL431的地），或于輸出端并聯(lián)一顆MLCC電容再接至此（讓此電容做突波的衰減）。

　　b.3 IC 的所有腳位不可空接， 空接的腳位很容易受外來干擾而被誤動(dòng)作，需以電容或電阻連接至Vcc或接地來拉高或降低其電位。

　　b.4 IC的Vcc腳也可能因太大的突波而干擾IC內(nèi)部運(yùn)作，可串接電阻，并電容來減少突波。

　　b.5若仍無法找到保護(hù)問題，則需用隔離探棒同時(shí)量測gate與IC各pin之間的波形，確認(rèn)是何pin誤觸IC進(jìn)到保護(hù)模式。

　　C. 若機(jī)臺整臺損壞，對策為：

　　c.1機(jī)臺會(huì)損壞表示電荷疏導(dǎo)不足，讓電荷進(jìn)入組件或IC造成損壞，先確認(rèn)機(jī)臺的疏導(dǎo)路徑是否如之前所提，半導(dǎo)體組件不要經(jīng)過疏導(dǎo)路徑，而疏導(dǎo)路徑的銅箔要盡量加粗來使電荷快速放電。

　　c.2可增加Y電容的容值，降低高頻時(shí)Y電容的阻抗，增加流過此路徑的電荷。

　　c.3 若IC有高壓pin，可在此腳并聯(lián)一電容來吸收突波電壓。

　　c.4 有些IC的輸入／輸出端很容易被打穿，在設(shè)計(jì)上要極小心；輸入即為Vcc端，前面有介紹可外加電容，電感或電阻來壓制，要注意IC的Vcc絕不能超過其最大額定值，因IC的輸出端有一個(gè)totem pole，而輸出端與Vcc存

　　在一個(gè)上臂的MFET，若Vcc超過此MFET的Vds即可能打穿IC的Vcc至Vgate，讓輸出一直為高電位。輸出即為驅(qū)動(dòng)端，有時(shí)會(huì)因MFET較大的Cgd而讓電荷經(jīng)由驅(qū)動(dòng)端灌入，可于驅(qū)動(dòng)端串聯(lián)一電感來抑制其突波電流，或增加一電容對地來吸收突波。

　　c.5注意組件的選擇與layout，對ESD的高頻線路來說，寄生電感的影響非常大，在layout 時(shí)要將power trace（大電流在走動(dòng)的線路）布的愈粗，愈短愈好，以減少其寄生電感；而在組件的選擇上，偵測電阻也盡量要選用無感電阻?；芈飞系碾姼杏?，其感應(yīng)的逆向電壓也愈大，此產(chǎn)生的逆向電壓有可能導(dǎo)致IC損壞。

　　c.6若仍找不出損壞的原因，可用一外加TVS（速度較快），并接于可能發(fā)生過電壓的地方做限壓，或并聯(lián)一二極管作負(fù)壓的放電。

　　結(jié)語：

　　ESD的防制其實(shí)重點(diǎn)在于放電路徑的規(guī)劃與相關(guān)原理的了解，只要在一開始做電路設(shè)計(jì)時(shí)有先考慮ESD快速放電路徑，問題就可以解決一半。而相關(guān)原理則包括了解靜電測試時(shí)的標(biāo)準(zhǔn)測試線路（一個(gè)150pF的電容與330?的串聯(lián)電阻），

　　電荷公式Ｑ＝Ｃ×Ｖ與能量公式，

　　當(dāng)電容充滿電壓并對待測物放電時(shí)，待測物上有哪些路徑會(huì)讓電荷走過？哪些組件可以幫助電荷放電，哪些組件會(huì)妨礙電荷放電，易受干擾的組件要如何接到訊號源而不受ESD干擾等，利用串聯(lián)電阻抑制突波電流與電壓，串聯(lián)電感抑制突波電流，并聯(lián)電容抑制突波電壓等方式，可改善大部份ESD造成的干擾問題。