大功率VDMOS(200 V)的設計研究

摘要：介紹了大功率VDMOS(200 V)的設計方法。對設計參數進行了理論分析，并使用仿真工具時設計參數進行了驗證和優(yōu)化。設計中主要考慮了漏源電壓和導通電阻等參數指標，通過器件和工藝的仿真，確定了該器件合理的參數范圍：外延厚度為20μm，外延電阻率為5Ω·cm；柵氧厚度為52 nm；P阱注入劑量為3×312cm-2，推阱時間65 min。將流片結果與仿真結果進行了比較。
關鍵詞：縱向雙擴散金屬氧化物半導體；漏源電壓；導通電阻；封裝

功率MOS出現(xiàn)之前，最常用的高速、中等功率開關是功率雙極晶體管。因其是電流控制器件，而且不易并聯(lián)。所以在VLSI技術發(fā)展的帶動下，功率MOS就應運而生了。功率MOS器件的發(fā)展過程基本上是在保留和發(fā)揮MOS器件原有優(yōu)點的基礎上，努力提高功率，即增大器件工作電壓電流的過程。
功率MOS場效應晶體管是新一代電力電子開關器件，在微電子工藝基礎上實現(xiàn)電力設備高功率大電流的要求。自從垂直導電雙擴散VDMOS(VerticalDou-ble-diff used Metal Oxide Semiconductor)新結構誕生以來，電力MOSFET得到了迅速發(fā)展。本文分別從管芯的靜態(tài)參數設計方面，介紹了VMDOS(200 V)設計的方法以及仿真的結果，并對流片結果進行了比較。

1 芯片設計
1．1 芯片設計思路設計
高壓的VDMOS器件，希望得到高的耐壓容量，低的特征導通電阻。降低導通電阻的方法主要是：減薄外延厚度、降低外延層電阻率、增加柵長LG、降低P-body的結深(xp+wo)；而高的耐壓容量要求：增加外延層厚度、增加外延電阻率、減小櫥長LG，P-body的結深對耐壓的影響取決于P-body間距的減小和外延耗盡厚度的減薄哪個因素對耐壓的影響更大。高壓VDMOS的靜態(tài)參數優(yōu)化設計主要矛盾集中在外延的選擇、柵長及P-body的結深的確定上。
1．2 VDMOS耐壓的設計
使半導體器件耐壓受到限制的電擊穿有雪崩擊穿與隧道擊穿2種，隧道擊穿主要發(fā)生在耐壓小于7 V的低壓器件中。在這里只討論高壓器件所涉及到的雪崩擊穿。計算雪崩擊穿的公式：
αeff=1．8×10-35E7cm-1
式中：E以V／cm為單位。
表1中列出了幾種結的擊穿電壓、最大電場EM與耗盡層厚度的關系。

表1中：VBR的單位V，NB的單位為cm-3。NB對單邊突變結代表輕摻雜區(qū)的雜質濃度，對雙邊突變結代表：

式中：NA及ND是兩邊的雜質濃度；a代表線性緩變結雜質濃度梯度單位為：cm-4。
當襯底雜質濃度NB低而a值大時，VBR過渡到最下方的斜線，與單邊突變結一致；當NB高而a值小時，VBR與NB無關，這相當于線性緩變結的情形。
由于導通電阻隨擊穿電壓猛烈增長，使得提高表面擊穿電壓在功率MOS中顯得格外重要，因為若表面擊穿電壓低于體內很多，即等于此耐壓的管子要以無謂增大導通電阻作犧牲來達到。為了提高表面擊穿電壓，功率MOS常用的終端技術有浮空場限環(huán)、場板等，有時還將這些技術結合起來使用，使表面擊穿電壓達到體內擊穿電壓的70 ％～90％。
現(xiàn)代的終端技術已能使表面擊穿電壓達到體內理想一維電場分布的擊穿電壓的90％，在這種情況下，另一影響擊穿電壓的因素需要考慮，這就是每一個阱邊角上的電場集中效應。當兩個P阱之間距離很近時，邊角電場出現(xiàn)峰值并不明顯，擊穿電壓沒有多大下降，但是P阱靠近則導通電阻也變大。由此可見，在這種情形下，高壓器件的元胞圖形對導通電阻又發(fā)生影響。計算表明方形阱最差，因為其角上為球面結，擊穿最低。條狀結構的P阱沒有角，只有邊，邊上為圓柱結，擊穿電壓稍高，但條狀結構有較高的導通電阻，仔細的研究結果表明，最優(yōu)的結構是圓形元胞，而且兩個P阱之間的距離應比由邊緣電場決定的距離稍大。但是，圓形在制版過程和工藝對準方面有一定的困難，所以近似圓形的六角形成為最佳的選擇。
1．3 閾值電壓的設計
對于多晶硅柵的NMOS管，閾值電壓可寫作：

式中：Vcp是高濃度N+摻雜的多晶硅柵和P-body區(qū)的接觸電勢，△VTh是強反型下的表面勢：

當達到和超出閾值電壓時，△V=△Vth=(kT／q)ln(nA／ni)；Qss是Si-SiO2界面雜質引入的電荷，通常它帶負電。