一種低功耗系統(tǒng)芯片的實現(xiàn)流程

摘要：隨著半導(dǎo)體工藝技術(shù)的進(jìn)步，系統(tǒng)芯片的集成度越來越高，功耗成為重點考慮的因素之一，尤其用于便攜式設(shè)備中。本文描述了一種多電源、多電壓低功耗系統(tǒng)芯片的實現(xiàn)流程。該流程基于IEEE1801(UPF)標(biāo)準(zhǔn)，采用Synopsys和MentorGraphics公司的EDA工具，方便地實現(xiàn)了RTL-GDSII的整個過程。
關(guān)鍵詞：低功耗；可測性設(shè)計；多電源多電壓；電源關(guān)斷

0 引言
隨著CMOS半導(dǎo)體工藝的進(jìn)步，集成電路進(jìn)入系統(tǒng)芯片(System on Chip，SoC)設(shè)計時代，極大地提高了集成度和時鐘頻率，導(dǎo)致芯片的功耗急劇增加。功耗成為集成電路設(shè)計中除面積和時序之外的又一個重要因素，因此低功耗設(shè)計成為學(xué)術(shù)界和產(chǎn)業(yè)界關(guān)注的焦點。低功耗技術(shù)的引入，給芯片的設(shè)計和實現(xiàn)提出了新的挑戰(zhàn)。這些挑戰(zhàn)包括電壓域的劃分、EDA工具之間數(shù)據(jù)的交換和管理等。本文基于IEEEl801標(biāo)準(zhǔn)Uni-fied Power Format(UPF)，采用Synopsys和Mentor Graphics的EDA工具實現(xiàn)了包括可測性設(shè)計在內(nèi)的“從RTL到GDSII”的完整低功耗流程設(shè)計。本論文第1部分描述了低功耗技術(shù)和術(shù)語。第2部分描述了本文設(shè)計的系統(tǒng)芯片的情況。第3部分描述了整個設(shè)計的流程和采用的EDA工具。第4部分為總結(jié)。

1 低功耗技術(shù)
數(shù)字CMOS電路的功耗主要有三個來源，分別是開關(guān)功耗Pswitching、短路功耗Pshort-circuit和泄漏功耗Pleakage，分為動態(tài)功耗(Psw itching+Pshort-circuit)和靜態(tài)功耗(Pleakage)兩大類，如式(1)所示。

其中，α是開關(guān)活動因子，CL是有效電容，VDD是工作電壓，fclk是時鐘頻率，ISC是平均短路電流，Ileak是平均漏電流。目前提出了各種降低功耗的方法，主流的技術(shù)有門控時鐘(Clock-Gating)、多閾值電壓(Multi-threshold)，先進(jìn)的技術(shù)包括多電壓(Mulit-Voltage，MV)電源關(guān)斷(MTCMOS Pwr Gating)、多電壓和帶狀態(tài)保持功能的電源關(guān)斷(MVPwr Gating with State Retention)、低電壓待機(jī)(Low-VDD Stan-dby)、動態(tài)或自適應(yīng)電壓和頻率調(diào)整(Dynamic or Adaptive VoltageFrequency Scaling,DVS、DVFS、AVS、AVFS)、阱偏置(Well Biasing，VTCMOS)等。為了實現(xiàn)這些技術(shù)，需要在設(shè)計的時候劃分電壓域(Power Domain,PD)，組成不同的工作模式(Power Mode,PM)和加入特殊器件，比如電源關(guān)斷器件(Power Switches)、電平轉(zhuǎn)換器件(Level Shifter，LS)、隔離器件(Isolation Cell)和狀態(tài)保持器件(State Ret-ention Cell)等。在本文的芯片設(shè)計中采用了門控時鐘、多電壓和電源關(guān)斷技術(shù)。

2 本次設(shè)計的概括
本文的芯片設(shè)計如圖1所示，有4萬個寄存器、20萬邏輯門，共分七個電壓域，PD TOP(頂層)、PD1、PD2、PD3、PD4、PD5和PD6，其中PD6工作在1．2V，其余的工作在1．8V。在正常工作模式下有三種電壓模式，分別為PM1(PD1關(guān)斷，其余開啟)、PM2(PD TOP和PD1開啟，其余關(guān)斷)和PM3(PD TOP開啟，其余關(guān)斷)。電源關(guān)斷器件和隔離器件的使能信號(ps en和iso en)由處于常開區(qū)PD TOP的功耗模式控制器(PMC)產(chǎn)生。