一種高速連續(xù)時間Sigma-Delta ADC設(shè)計
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1．2 時鐘抖動
時鐘抖動(clock jitter)對連續(xù)時間Sigma-DeltaADC的影響要比對離散時間Sigma-Delta ADC的影響大的多。時鐘抖動對連續(xù)時間Sigm-aDelta ADC的影響主要體現(xiàn)在采樣電路和DAC上。由于采樣電路在濾波器之后，它產(chǎn)生的噪聲被環(huán)路濾波三階整形，而DAC產(chǎn)生的噪聲有一部分直接加在輸入信號上而未被整形，所以可以認為時鐘抖動對信噪比的影響集中于DAC產(chǎn)生的噪聲上。對于采用的非回零(NRZ)反饋DAC，可以把抖動噪聲表示為式(4)：
△TDAC[n]為采樣時鐘的抖動誤差。將抖動噪聲的方差表示為式(5)：
其中dy=y[n]-y[n-1]。利用式(4)和(5)，根據(jù)文獻對系統(tǒng)受時鐘抖動的影響進行建模仿真，可以得到，調(diào)制器在時鐘抖動大約為30 ps時，SNR仍可保持在64 dB以上。
2 電路結(jié)構(gòu)設(shè)計
在系統(tǒng)建模達到要求之后，采用圖1(b)中的實際電路來實現(xiàn)系統(tǒng)的建模。電路包括三階一位環(huán)路RC積分濾波結(jié)構(gòu)、四輸入一位量化器以及一位電壓型NRZ DAC，采用RC積分濾波是因為這種濾波形式有更好的線性度和輸出電壓擺幅，可以實現(xiàn)更高的信噪比，同時為反饋DAC提供更好的虛擬地端。系統(tǒng)中采用由時鐘控制的DFF實現(xiàn)所需的半個周期的延時。
2．1 運算放大器
在環(huán)路設(shè)計中，運算放大器的設(shè)計是關(guān)鍵。對運算放大器進行建模，仿真得到在滿足系統(tǒng)要達到的指標(biāo)要求的情況下，運算放大器的DC Gain至少到達55 dB，增益帶寬積GBW要達到2～3倍的采樣頻率，約為650～900 MHz。在設(shè)計中，選擇電阻自偏置的折疊共源共柵放大器，如圖2所示。
在設(shè)計中，VCMC為運放共模反饋電壓，為電路提供穩(wěn)定的共模電平。兩個含有電阻支路為整體電路提供偏置，由IB2端輸入基準(zhǔn)電流。在CMOS標(biāo)準(zhǔn)工藝中，電阻的絕對值的大小變化很大。仿真顯示，該設(shè)計中所采用的偏置電阻的值在8．4～15．6 kΩ之間變化時，偏置電路仍可為整體電路提供適當(dāng)?shù)钠珘?，運算放大器各指標(biāo)所受的影響較小，仍可滿足系統(tǒng)的要求。
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