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新型BiCMOS帶隙基準(zhǔn)電路的設(shè)計(jì)

作者：時(shí)間：2010-11-07 來(lái)源：網(wǎng)絡(luò)

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本文引用地址：http://www.ex-cimer.com/article/180291.htm

　　

電源抑制比

　　

　　3 結(jié)語(yǔ)

　　帶隙基準(zhǔn)電壓電路作為模擬電路中的重要模塊對(duì)A/D采集精度、電源管理芯片的性能都有重要影響。本文設(shè)計(jì)了一種高精度、高電源抑制比、低電壓的帶隙基準(zhǔn)電路，并且實(shí)現(xiàn)了對(duì)基準(zhǔn)電壓的外部修調(diào)。結(jié)果表明：電路在3.3 V電源電壓，-40～+125℃下能提供穩(wěn)定的0.5 V基準(zhǔn)電壓輸出，溫漂15 ppm，低頻時(shí)電源抑制比-103 dB，達(dá)到了設(shè)計(jì)要求。

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