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          Blackfin處理器低功耗設(shè)計
          
						
          
				作者：
				時間：2010-09-09
				來源：網(wǎng)絡(luò)

							
				
				
				
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          6c.jpg

           需要注意的是VCO最小輸出時鐘頻率為50 MHz，最大輸出頻率為內(nèi)核時鐘CCLK頻率的最大值。對BlackfinBF533，CCLK最大值為600 MHz，而BF532／531的CCLK最大值為400 MHz。所以VCO輸出頻率不應(yīng)超出范圍50MHz～CCLK。
           通過設(shè)置PLL分頻寄存器PLL_DIV中的CSEL(PLL_DIV的4～5位)確定CCLK，設(shè)置SSEL(PLL_DIV的0～3位)確定SCLK，具體對應(yīng)關(guān)系如表3所示。
          6d.jpg

           由于SCLK頻率不能高于CCLK的頻率，所以在對SSEL參數(shù)設(shè)置時，需要確定當前CCLK的頻率。
           假設(shè)外部時鐘輸入CLKIN=27 MHz，將CCLK設(shè)置為594 MHz(27×22)，SCLK設(shè)置為118．8 MHz(594／5)，程序代碼如下
           6i.jpg
          
				
            
          
                
			
							
          
                
			            
                            
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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                        Blackfin
                        低功耗
                        
            
          
            
			
          
		
          	
		

	

          
	
	
          
		
          
			
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