復(fù)雜電路系統(tǒng)電源及PDS設(shè)計(jì)

2） 退耦的模型如圖

電路IC1上不可避免的會(huì)在電源線上產(chǎn)生一些噪聲或者電流波動(dòng)（主要是較低頻段，因?yàn)楦哳l的電流波動(dòng)可以被它的旁路電容消除），如果一個(gè)電源同時(shí)為多個(gè)IC模塊供電，其中一個(gè)IC上的噪聲就會(huì)傳遞到另外一個(gè)IC電路。為了減少模塊之間的噪聲耦合放置電容Cdec，它和電源線上的電感組成一個(gè)LC低通濾波電路，當(dāng)噪聲（來(lái)自另外一個(gè)電路模塊，或者來(lái)自電源本身，比如開(kāi)關(guān)電源本身輸出電壓就含有大量噪聲）沿著電源線傳遞到某一個(gè)IC時(shí)就會(huì)被這個(gè)LC低通濾波器消除。本質(zhì)上退耦電容的作用是避免電源噪聲從一個(gè)電路模塊傳遞到另外一個(gè)模塊。退耦電容要濾除電源線上的較低頻的噪聲，因此LC低通濾波的截止頻率要低一些，同時(shí)Cdec電容還有為后續(xù)電路（包含很多旁路電容）提供電荷、穩(wěn)定電壓的作用，因此電容Cdec容量較大，常采用大容量（幾十到幾百u(mài)F）的坦電容。

2. 退耦和旁路電容的大小及位置
退耦和旁路的最終目的是要在IC的電源引腳處產(chǎn)生穩(wěn)定的電壓，它們都要求盡量靠近IC的電源引腳，在實(shí)際的系統(tǒng)中有時(shí)并不需要刻意區(qū)分退耦電容和旁路電容，而統(tǒng)稱(chēng)為退耦電容。
1） 小容量陶瓷電容（一般0.01uF~0.22uF）作為旁路電容，它的放置原則是盡量減小ESL，一般采用0402封裝，應(yīng)該放置在最靠近電源引腳的地方?，F(xiàn)在大量的高密度集成電路采用的都是BGA的封裝，它的所有引腳都在Chip下部，通過(guò)引腳ball和PCB版的Top層焊盤(pán)相連，電源總線或平面一般通過(guò)Via過(guò)孔延伸到芯片封裝下部的電源引腳。所以最靠近電源引腳的位置就是芯片封裝的下部PCB的背面，電容的PAD最好和過(guò)孔via直接相連。有些芯片也會(huì)直接在封裝體substrate上焊有電容，這樣就可以減少在PCB板上的旁路電容數(shù)量。
2）大容量的退耦電容（一般>33uF），一般封裝比較大，不可能特別靠近芯片的引腳，不過(guò)這類(lèi)電容用于濾除較低頻率的噪聲，對(duì)放置的位置不是特別敏感，所以最合適的位置可能在芯片的邊緣靠近芯片的位置。
3）有時(shí)也會(huì)在退耦Cdec和旁路電容Cbp中間放置一些容量在幾個(gè)uF（2.2uF等）的陶瓷電容作為中間級(jí)，一般認(rèn)為它們是用來(lái)濾除一些中間頻率的噪聲，并為附近的旁路電容提供電荷，這些電容一般采用0805的封裝，也應(yīng)該盡量靠近電源的引腳處。
在選擇具體的電容時(shí)還要考慮到其ESR的大小、噪聲的頻率高低等因素，并確定電容的數(shù)量，有時(shí)還需要通過(guò)適當(dāng)?shù)姆抡鎠imulation來(lái)幫助設(shè)計(jì)。

3. PDS分布設(shè)計(jì)實(shí)例
例子1
BGA封裝芯片的電源引腳集中在芯片的中心附近，電源通過(guò)類(lèi)似bus的方式連接到芯片的中心區(qū)，可能的電容布局如圖，上下兩邊為0.1uF和0.01uF的小電容，中心為2.2uF的陶瓷電容，坦電容放置在芯片邊緣，具體的布局和過(guò)孔的位置需要根據(jù)電源引腳的分布具體的調(diào)整，原則上應(yīng)該是一大一（或幾）小進(jìn)行配對(duì)。

例子2
采用電源平面的方式，退耦電容放置在芯片邊緣處靠近IC2的地方，IC1/IC3為其他使用該電源的芯片，IC2中心為小電容和中等容量陶瓷電容。