CPCI總線在數(shù)字化電臺(tái)中的設(shè)計(jì)
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1 橋接芯片的選擇
PCI橋接芯片盡管可以使用FPGA通過硬件編程語言來實(shí)現(xiàn)，但由于PCI總線規(guī)范自身的復(fù)雜性，要想在短期內(nèi)做到性能優(yōu)化和操作穩(wěn)定，難度很大。而現(xiàn)在市場(chǎng)上有許多廠家提供了很多成熟的產(chǎn)品，根據(jù)系統(tǒng)集成的特性，我們選擇TI公司的PCI-to-PCI橋接芯片PCI2050。 本文引用地址：http://www.ex-cimer.com/article/181072.htm
PCI2050屬于透明PCI-to-PCI橋，提供了兩條PCI總線間的高性能連接，實(shí)現(xiàn)一條PCI總線的主設(shè)備和另外一條PCI總線的從設(shè)備間的傳輸，兼容Intel 21150。PCI2050橋符合PCI局部總線規(guī)范2.2，并可用于PCI總線的擴(kuò)展，提供支持9個(gè)設(shè)備的可編程2優(yōu)先級(jí)總線仲裁器；一次側(cè)和二次側(cè)都支持33MHz時(shí)鐘、32位擴(kuò)展信號(hào)。PCI2050提供CPCI熱插拔能力，可完美解決多功能CPCI卡和單功能CPCI的熱插拔問題。PCI2050橋符合PCI-to-PCI Bridge Specification1.1，符合PCI電源管理規(guī)范1.0/1.1。
2 電源和地的連接
PCI2050使用的核心工作電壓為+3.3V，CPCI標(biāo)準(zhǔn)機(jī)箱的底板上通過J1連接器提供滿足要求的+3.3V電壓，在使用時(shí)無須DC/DC轉(zhuǎn)換。但根據(jù)標(biāo)準(zhǔn)設(shè)計(jì)規(guī)范，在PCI2050的電源引腳附近需要設(shè)置旁路電容。所以在印制電路板布線時(shí)，在PCI2050的所有電源引腳附近需要設(shè)置一個(gè)0.1μF的陶瓷電容器作為旁路電容。
PCI2050在兩側(cè)總線方向都支持+5V和+3.3V信號(hào)環(huán)境，它們的選擇是通過對(duì)P_VCC和S_VCC引腳施加不同的電壓來實(shí)現(xiàn)的，詳細(xì)的選擇方式如表1所示。
由于PCI總線為高速總線，為了避免電源和地的干擾，在印制板布線時(shí)采取單獨(dú)的電源層和地層布線。但因?yàn)樵?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/設(shè)計(jì)">設(shè)計(jì)過程中使用了+5V和+3.3V兩種電源，所以在同一電源層上又為+5V和+3.3V兩部分分開鋪銅。
3 PCI總線一次側(cè)的連接
數(shù)字化短波電臺(tái)的嵌入式計(jì)算機(jī)模塊提供了符合PCI總線規(guī)范的標(biāo)準(zhǔn)PCI信號(hào)接口，這些信號(hào)與PCI2050的第一級(jí)總線側(cè)的信號(hào)定義完全兼容，在設(shè)計(jì)時(shí)可以將嵌入式計(jì)算機(jī)的PCI信號(hào)輸出直接連接到PCI2050一次側(cè)的相應(yīng)引腳。在初始化配置空間讀寫時(shí)，PCI2050作為上一級(jí)PCI總線的操作對(duì)象，提供了IDSEL引腳進(jìn)行器件選擇，按照PCI2050使用手冊(cè)，該引腳可以連接到高24位PCI總線中的任意一根。同時(shí)，為了減低地址線的容性負(fù)載，需要在該信號(hào)連線上串接一個(gè)1kΩ的電阻。
在CPCI總線設(shè)計(jì)中，將PCI2050的IDSEL引腳通過1kΩ電阻連接到了AD19引腳。同樣，PCI2050在二級(jí)總線側(cè)可以支持9個(gè)PCI器件，對(duì)于每個(gè)二級(jí)總線側(cè)的PCI器件的IDSEL引腳，也可以經(jīng)過1kΩ電阻連接到PCI2050的S_AD31-S_AD16引腳中的任意一根。
評(píng)論