抑制電子設(shè)備中電磁干擾的產(chǎn)生來(lái)源
作者：
時(shí)間：2009-10-19
來(lái)源：網(wǎng)絡(luò)
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技術(shù)方案與實(shí)用技巧
其他一些降低噪聲與電磁干擾的方法
(1)用地線將時(shí)鐘區(qū)圈起來(lái)，時(shí)鐘線盡量短。
(2)盡量為繼電器等提供某種形式的阻尼。
(3)使用滿足系統(tǒng)要求的最低頻率時(shí)鐘。
(4)時(shí)鐘產(chǎn)生器盡量靠近到用該時(shí)鐘的器件。石英晶體振蕩器外殼要接地。
(5)I／O驅(qū)動(dòng)電路盡量靠近印刷板邊，讓其盡快離開(kāi)印刷板。對(duì)進(jìn)入印制板的信號(hào)要加濾波，從高噪聲區(qū)來(lái)的信號(hào)也要加濾波，同時(shí)用串終端電阻的辦法，減小信號(hào)反射。
(6)閑置不用的門(mén)電路輸入端不要懸空，閑置不用的運(yùn)放正輸入端接地，負(fù)輸入端接輸出端。
(7)印制板盡量使用45度折線而不用90度折線布線以減小高頻信號(hào)對(duì)外的發(fā)射與耦合。
(8)時(shí)鐘、總線、片選信號(hào)要遠(yuǎn)離I／O線和接插件。
(9)模擬電壓輸入線、參考電壓端要盡量遠(yuǎn)離數(shù)字電路信號(hào)線，特別是時(shí)鐘。
對(duì)A／D類(lèi)器件，數(shù)字部分與模擬部分寧可統(tǒng)一下也不要交叉。
(10)石英晶體下面以及對(duì)噪聲敏感的器件下面不要走線。
結(jié)論
在PCB設(shè)計(jì)中要處分考慮到各種干擾所產(chǎn)生的影響，完整的設(shè)計(jì)能夠有效擬制電磁干擾，縮短產(chǎn)品設(shè)計(jì)周期，提高系統(tǒng)穩(wěn)定性和可靠性。
評(píng)論