電信應(yīng)用基于FPGA的功耗優(yōu)化解決方案

引言
針對中心機房功耗越來越大的問題，某些電信運營商制定了采購設(shè)備功耗每年降低20%的目標。半導(dǎo)體是功耗問題的關(guān)鍵所在，其解決方法是重新設(shè)計芯片實施和交付方案，而最新一代FPGA可以說是主要的推動力量。通過采用基于40nm的半導(dǎo)體最新制造工藝以及創(chuàng)新方法來優(yōu)化這些復(fù)雜的器件，設(shè)計人員能夠在單芯片中集成更多的功能。這不但降低了總功耗，而且還可以降低后續(xù)工藝節(jié)點每一相應(yīng)功能的功耗。

TPACK便是能夠充分發(fā)揮低功耗優(yōu)勢的公司之一，它是世界上最大的電信系統(tǒng)供應(yīng)商之一，可提供基于Altera Stratix IV FPGA的運營商級以太網(wǎng)芯片解決方案。Altera高性能、低功耗技術(shù)與TPACK高度集成復(fù)雜器件專業(yè)技術(shù)相結(jié)合，將為系統(tǒng)供應(yīng)商提供低功耗的芯片方案，供他們在此基礎(chǔ)上持續(xù)提高帶寬容量，并完成更智能的處理。

此外，TPACK提供的芯片解決方案可以導(dǎo)入到最新的FPGA中，進一步降低功耗。最終實現(xiàn)的系統(tǒng)不但大大降低了目前的功耗，而且在未來幾年中，仍能滿足繼續(xù)降低功耗的要求。

解決功耗挑戰(zhàn)

在前沿硅片技術(shù)中處理功耗問題涉及到多種方法，包括工藝、體系結(jié)構(gòu)和設(shè)計優(yōu)化等。下面介紹開發(fā)功耗優(yōu)化方案時采用的工藝優(yōu)化、體系結(jié)構(gòu)優(yōu)化和設(shè)計優(yōu)化方法。對功耗進行優(yōu)化的關(guān)鍵方法是可編程功耗技術(shù)，根據(jù)一定的設(shè)計要求，可選擇性地接通或者關(guān)斷每個邏輯陣列模塊(LAB)、存儲器和數(shù)字信號處理(DSP)模塊，從而降低功耗。

工藝優(yōu)化

在針對功耗而優(yōu)化Altera 40nm FPGA的各種技術(shù)中，每一種都有各自的優(yōu)缺點：

■ 邏輯門多層氧化(三重氧化)

每個晶體管以靜態(tài)功耗換取速度

■ 多閾值電壓

每個晶體管以靜態(tài)功耗換取速度

■ 低k金屬間絕緣

降低動態(tài)功耗，提高性能。

■ 超應(yīng)變硅

電子和空穴移動能力提高30％

功耗和性能達到平衡

■ 銅互聯(lián)

提高性能，減小IR降。

體系結(jié)構(gòu)優(yōu)化

電信線路卡根據(jù)到達數(shù)據(jù)包流量來進行路由選擇。它需要高性能外部存儲器來緩沖數(shù)據(jù)包，同時進行路由選擇。Stratix IV FPGA提供動態(tài)片內(nèi)匹配(OCT)功能，降低了線路卡功耗。在將數(shù)據(jù)包寫入存儲器時，動態(tài)OCT功能禁止寫操作并行匹配，從而降低了靜態(tài)功耗。

設(shè)計優(yōu)化

根據(jù)設(shè)計要求，可編程功耗技術(shù)可以使每一個可編程LAB、DSP模塊和存儲器模塊工作在高速或者低功耗模式下。沒有針對功耗進行優(yōu)化的FPGA中，模塊以最高速率運行來支持關(guān)鍵時序通路。而應(yīng)用Altera的可編程功耗技術(shù)后，陣列中除了設(shè)計為關(guān)鍵時序通路的LAB，其他LAB都可以設(shè)置為低功耗模式。只把關(guān)鍵時序通路設(shè)置為高速模式，從而有效降低了功耗。

Altera進行創(chuàng)新的另一關(guān)鍵技術(shù)是具有功耗預(yù)知能力的Quartus II開發(fā)軟件綜合以及布局布線引擎。這一降低功耗的方法對設(shè)計人員而言是透明的，可以通過簡單的編譯設(shè)置來實現(xiàn)。設(shè)計工程師把時序約束作為設(shè)計輸入過程的一部分來進行設(shè)置，對設(shè)計進行綜合以滿足性能要求。Altera和第三方工具為每一邏輯自動選擇所需的性能，通過功耗預(yù)知布局布線和時鐘來降低功耗。

最終設(shè)計滿足了設(shè)計人員的低功耗要求，他們可以選擇最低程度或者最大程度優(yōu)化，后者可最大限度地降低功耗，但是編譯時間較長。根據(jù)設(shè)計和所選擇的優(yōu)化程度，結(jié)果會有所不同。這一功能的目的是不需要設(shè)計人員的干預(yù)便能夠降低功耗，同時對設(shè)計性能的影響最小。