一種1.9V供電、8位3.0GSPS A/D轉(zhuǎn)換器設(shè)計

　　引言

　　隨著計算機(jī)技術(shù)、多媒體技術(shù)、信號處理技術(shù)、微電子技術(shù)的不斷發(fā)展，模數(shù)(A/D)轉(zhuǎn)換器的應(yīng)用已經(jīng)逐漸滲透到生活中的各個領(lǐng)域。在許多現(xiàn)代先進(jìn)電子系統(tǒng)的前端和后端都要用到GHz以上高性能A/D轉(zhuǎn)換器，以改善數(shù)字處理系統(tǒng)的速度和性能，特別是諸如高端示波器、數(shù)字機(jī)頂盒、激光多普勒測速、醫(yī)療成像系統(tǒng)以及包括無線電話和基站接收機(jī)在內(nèi)的現(xiàn)代數(shù)字通信系統(tǒng)應(yīng)用對高速、高性能A/D轉(zhuǎn)換器的需求不斷增加。這些應(yīng)用對數(shù)據(jù)采集系統(tǒng)中的模擬輸入帶寬、采樣速率、信噪比等技術(shù)指標(biāo)都提出了越來越高的要求，超高速A/D轉(zhuǎn)換器已經(jīng)成為當(dāng)前國內(nèi)外研究的熱點。

　　轉(zhuǎn)換器結(jié)構(gòu)及電路設(shè)計

　　在超高速A/D轉(zhuǎn)換器的設(shè)計中，一般多采用全并行flash結(jié)構(gòu)、折疊內(nèi)插式和時間交織等結(jié)構(gòu)。全并行flash結(jié)構(gòu)的優(yōu)點是只需單相時鐘、結(jié)構(gòu)設(shè)計簡單以及高頻性能好;缺點是所需的比較器數(shù)目與分辨率成指數(shù)關(guān)系，因此它消耗的功耗、占有的芯片面積和輸入電容也與分辨率成指數(shù)關(guān)系，因此全并行結(jié)構(gòu)多適用于分辨率在8位以下的超高速A/D轉(zhuǎn)換器設(shè)計。

　　本文設(shè)計的8位精度、超高速A/D轉(zhuǎn)換器采用了新穎的時間交織工作模式折疊內(nèi)插式電路架構(gòu)，其優(yōu)點是在兼顧面積和功耗的同時，可實現(xiàn)GHz以上的超高轉(zhuǎn)換速率。轉(zhuǎn)換器整體電路結(jié)構(gòu)如圖1所示，四路8位精度、采樣率為750MHz的子模數(shù)轉(zhuǎn)換電路按照90°的時鐘相移差循環(huán)交織工作，可以實現(xiàn)3.0GHz的轉(zhuǎn)換速率。

　　折疊內(nèi)插量化電路

　　折疊內(nèi)插量化電路模塊是8位3.0GSPS A/D轉(zhuǎn)換器的核心電路，本文設(shè)計的兩級級聯(lián)折疊內(nèi)插量化電路內(nèi)部包括了3×3倍折疊電路和3×4倍插值電路以及高速比較器電路等。折疊技術(shù)通過對輸入信號的折疊，降低比較器的數(shù)目，在本設(shè)計中，采用3×3倍級聯(lián)折疊電路使比較器數(shù)目由約256個降低到約32個，大大節(jié)約了芯片面積和電路功耗。采用3×3倍級聯(lián)折疊，而不是一次9倍折疊有利于降低節(jié)點的寄生電容，保證電路的高帶寬。內(nèi)插技術(shù)降低預(yù)放大器及折疊電路的模塊數(shù)，有利于降低量化電路的輸入電容，本文設(shè)計的轉(zhuǎn)換器采用3×4倍的高插值率使輸入電容降低為約1pF，有利于采/保電路的設(shè)計，提高電路工作速度。3×4級聯(lián)插值分散了節(jié)點的寄生電容，保證了電路的高速度。預(yù)放大電路和折疊電路，共同組成了3級放大電路，放大了差分輸入信號，有利于降低比較器失調(diào)的影響，提高比較器的量化精度。

　　寬帶超高速采樣/保持電路

　　對于8位精度的超高速A/D轉(zhuǎn)換器而言，輸入信號經(jīng)采樣保持電路之后，可以變成一個準(zhǔn)直流的信號，對于帶寬和動態(tài)建立精度的要求降低，有利于提高A/D轉(zhuǎn)換器的速度和精度。同時對折疊插值式ADC來說，信號將會通過粗通道和細(xì)通道，兩個通道對于信號進(jìn)行并行處理，如不經(jīng)過采樣保持電路，那么兩個通道之間的時序差別在輸出端將會產(chǎn)生極大的“毛刺”效應(yīng)。在信號輸入端經(jīng)過采樣保持電路后，可以實現(xiàn)兩個通道的預(yù)同步，從而使雙通道在時序方面保持同步，精度提高。

　　本文設(shè)計了一款新型開環(huán)全差分主從式超高速采樣/保持電路結(jié)構(gòu)，如圖2所示。電路采用全差分結(jié)構(gòu)有利于抵消電路的偶次諧波失真和直流失調(diào);主從式結(jié)構(gòu)通過隔離運(yùn)放中較大輸入電容的影響，擴(kuò)展了采樣電路的帶寬，有利于提高主采樣電路的速度及精度。另外，在采樣保持電路前端采用內(nèi)部輸入驅(qū)動電路，有利于輸入信號同步和隔離輸入信號噪聲。輸入驅(qū)動電容采用NMOS管，輸出驅(qū)動電路采用PMOS管，輸入信號經(jīng)歷兩次電平移位后相同，有利于后級電路的接收。四路工作在750MHz采樣率的子采樣/保持電路模塊按0°，90°，180°，270°相移時鐘先后對輸入信號進(jìn)行依次采樣、保持，并循環(huán)交替工作，共同實現(xiàn)3.0GHz的信號采樣率。