一種1.9V供電、8位3.0GSPS A/D轉(zhuǎn)換器設(shè)計

　　數(shù)字校準(zhǔn)技術(shù)

　　數(shù)字校準(zhǔn)技術(shù)的應(yīng)用可以使得在進(jìn)行超高速A/D轉(zhuǎn)換器設(shè)計時，著重注意A/D轉(zhuǎn)換器的速度性能提高，打破按器件匹配進(jìn)行設(shè)計的傳統(tǒng)方式。在進(jìn)行A/D轉(zhuǎn)換器設(shè)計時，可以選用更有利于發(fā)揮A/D轉(zhuǎn)換器速度優(yōu)勢的器件，將進(jìn)行失調(diào)校正、精度優(yōu)化的工作由數(shù)字校準(zhǔn)技術(shù)完成。對于超高速折疊內(nèi)插A/D轉(zhuǎn)換器而言，在選擇校準(zhǔn)方法時，首先要考慮到其校準(zhǔn)的速度要求，在優(yōu)先保證高速度的前提下，再考慮其精度。因此，本文中的超高速折疊內(nèi)插A/D轉(zhuǎn)換器采用了前臺數(shù)字校準(zhǔn)方法，結(jié)構(gòu)如圖5所示。

　　其工作過程如下：校準(zhǔn)電阻串采用N組間隔均勻的校準(zhǔn)矢量電壓VCAL，為N個直流電平。輸入MUX模擬開關(guān)電路為二選一電路，在正常模式下選擇外部信號輸入，在校準(zhǔn)模式下選擇矢量電壓VCAL輸入。校準(zhǔn)邏輯模塊對校準(zhǔn)模塊進(jìn)行邏輯控制和時序控制。可加/可減計數(shù)器是校準(zhǔn)電路的運(yùn)算核心，產(chǎn)生的數(shù)值將作為電流DAC的碼位，并產(chǎn)生對應(yīng)的調(diào)整電流。ADC模塊的比較器產(chǎn)生輸出信號，這個輸入信號作為ADC模塊的反饋在校準(zhǔn)部分輸入，通過對于反饋信號的判斷，調(diào)整接口DAC的電流大小，從而使得A/D轉(zhuǎn)換器的誤差得到補(bǔ)償，實現(xiàn)電路的校準(zhǔn)。由于校準(zhǔn)矢量信號依次通過了采保電路和轉(zhuǎn)換電路，故整個模擬通道都得到了校準(zhǔn)。

　　仿真結(jié)果

　　單元電路模塊在Spectre仿真條件下進(jìn)行設(shè)計仿真，包括電壓拉偏、溫度拉偏以及工藝角拉偏仿真等;整體電路的前仿及后仿則全部采用快仿工具完成仿真。轉(zhuǎn)換器電路主要技術(shù)指標(biāo)的仿真結(jié)果匯總見表1。

　　流片及測試結(jié)果

　　本文設(shè)計的8位3.0GSPS A/D轉(zhuǎn)換器晶體管總數(shù)約為70萬個，整體版圖面積約為4.10×4.05mm²，采用0.18μm CMOS工藝流片，選用LQFP144封裝，電路照片見圖6。圖7、圖8和圖9分別給出了轉(zhuǎn)換器樣片典型應(yīng)用條件下的DNL、INL以及輸入為747.390906MHz正弦波信號時的頻譜分析結(jié)果。從圖中可以看出，本文設(shè)計的8位3.0GSPS A/D轉(zhuǎn)換器︱DNL︱最大值為0.22LSB，︱INL︱最大值為0.32LSB，常溫條件下轉(zhuǎn)換器的有效位為6.95Bits、信噪比達(dá)44.10dB、信噪諧波失真比為43.57dB、總諧波失真為-52.68dB、無雜散動態(tài)范圍為51.18dB，測試指標(biāo)全部達(dá)到或接近仿真結(jié)果。