TLM驅(qū)動式的新方案探討

從算法到微架構(gòu)的漸進(jìn)式設(shè)計(jì)改進(jìn)

TLM IP設(shè)計(jì)和驗(yàn)證流程有若干獨(dú)特的步驟：算法驗(yàn)證、架構(gòu)驗(yàn)證、微架構(gòu)驗(yàn)證(見圖3)。第一步(算法驗(yàn)證)可能涉及C++或Matlab或Simulink這樣的產(chǎn)品。用戶可為關(guān)鍵算法特性制定一個(gè)vPlan，驗(yàn)證I/O的功能，并為關(guān)鍵實(shí)例應(yīng)用激勵序列。

第二步(架構(gòu)驗(yàn)證)，設(shè)計(jì)師使用TLM驅(qū)動式IP建模(TDIP)方法學(xué)來定義架構(gòu)和接口協(xié)議。他們復(fù)用算法vPlan，并應(yīng)用額外的激勵、檢查、斷言與覆蓋，還為關(guān)鍵架構(gòu)和接口協(xié)議特性制定vPlan。在第三步(微架構(gòu)驗(yàn)證)，設(shè)計(jì)師通過C-to-Silicon Compiler進(jìn)行綜合，復(fù)用算法和架構(gòu)vPlan，然后推廣至激勵、檢查、斷言與覆蓋中的微架構(gòu)詳情。

Cadence TLM產(chǎn)品

Cadence TLM驅(qū)動式IP設(shè)計(jì)與驗(yàn)證解決方案包含方法學(xué)指南、C-to-Silicon Compiler、Cadence Incisive功能驗(yàn)證平臺以及TLM驅(qū)動式IP設(shè)計(jì)與驗(yàn)證服務(wù)。

統(tǒng)一的TLM驅(qū)動式IP設(shè)計(jì)、驗(yàn)證、復(fù)用方法學(xué)及編碼指南

Cadence將為TLM驅(qū)動式IP設(shè)計(jì)與驗(yàn)證提供方法學(xué)指南，幫助設(shè)計(jì)團(tuán)隊(duì)在最短時(shí)間內(nèi)以最高效率啟動和完成他們初始的TLM項(xiàng)目，并避免采用新方法學(xué)的常見錯誤。從TLM IP設(shè)計(jì)編碼風(fēng)格、建模指南及綜合子集開始，用戶能夠創(chuàng)建TLM IP，其架構(gòu)利用了高層次綜合所提供的能力。在整個(gè)TLM驅(qū)動的IP方法學(xué)中都考慮了對設(shè)計(jì)和驗(yàn)證IP的復(fù)用。

C-to-Silicon Compiler利用TLM黃金源碼創(chuàng)建高質(zhì)量的RTL

C-to-Silicon Compiler是一個(gè)高層次綜合產(chǎn)品，它采用TLM SystemC IP描述和約束，并創(chuàng)建可用于標(biāo)準(zhǔn)RTL實(shí)現(xiàn)流程的RTL。為確保結(jié)果的質(zhì)量，它利用Cadence Incisive RTL Compiler技術(shù)來創(chuàng)建邏輯，并提取該邏輯的時(shí)序與功耗信息來決定最終RTL的架構(gòu)詳情。

C-to-Silicon Compiler GUI顯示了原始SystemC和根據(jù)它生成的RTL代碼行之間的對應(yīng)關(guān)系。這種獨(dú)特的對照功能鼓勵系統(tǒng)設(shè)計(jì)師和RTL設(shè)計(jì)師之間的溝通，并有助于保持SystemC TLM作為黃金源碼。它還將調(diào)試提升到更高的抽象水平，并使設(shè)計(jì)師可以評估SystemC源碼的變化對RTL產(chǎn)生的影響。

C-to-Silicon Compiler提供了增量綜合能力，可大幅簡化工程更改(ECO)過程并盡可能減少對RTL代碼的更改。其他大多數(shù)HLS工具都要求對整個(gè)算法進(jìn)行重新綜合，意味著源代碼中的微小變化也會導(dǎo)致完全不同的RTL。在這些情形下，必須重做邏輯綜合和RTL驗(yàn)證。因而很難將SystemC代碼保持為黃金源碼。相比之下，C-to-Silicon Compiler僅對算法的改變部分生成RTL代碼，而不修改設(shè)計(jì)的其他部分。

C-to-Silicon Compiler能通過應(yīng)用新約束，生成新RTL，將TLM設(shè)計(jì)IP轉(zhuǎn)移到新的微架構(gòu)目標(biāo)。通過指定不同時(shí)序、面積和功耗約束或不同微架構(gòu)指導(dǎo)如流水線級數(shù)，就能生成新的RTL。這樣，設(shè)計(jì)團(tuán)隊(duì)就能重復(fù)利用IP，且人力投入更少，RTL質(zhì)量更高，時(shí)間更少。通過嘗試不同微架構(gòu)，設(shè)計(jì)師還可運(yùn)行假設(shè)實(shí)驗(yàn)。

最后，C-to-Silicon Compiler能自動生成周期準(zhǔn)確的SystemC快速硬件模型(Fast Hardware Models, FHM)，能以非定時(shí)TLM模型的80%~90%的速度執(zhí)行。這些SystemC模型允許早期快速驗(yàn)證和軟硬件協(xié)同開發(fā)。FHM配有來自Cadence Incisive環(huán)境的擴(kuò)展，使變量和信號的顯示更加明顯，以方便分析和調(diào)試。

Incisive指標(biāo)驅(qū)動式從TLM到收斂驗(yàn)證解決方案

Cadence Incisive功能驗(yàn)證平臺是完全集成化的多語言、多級別功能驗(yàn)證解決方案。利用指標(biāo)驅(qū)動式驗(yàn)證、專注于硬件的定向測試、軟件定向測試或軟硬件協(xié)同驗(yàn)證，Cadence Incisive Enterprise Simulator可完整驗(yàn)證符合OSCI TLM 2.0的設(shè)計(jì)IP。

特別設(shè)計(jì)的事務(wù)級分析和統(tǒng)一的調(diào)試特性有助于TLM IP的創(chuàng)建和驗(yàn)證，無論設(shè)計(jì)是完整的TLM IP或僅僅是遺留RTL SoC中的一個(gè)TLM IP模塊。Incisive Enterprise Simulator在其調(diào)試環(huán)境中自動識別TLM 2.0構(gòu)件，可提供保存/重啟及重置功能，并針對SystemC/C++進(jìn)行了擴(kuò)展。該仿真器可推斷事務(wù)信息，并提供有可感知TLM控制、可見性和調(diào)試特性。通過事務(wù)級的控制和調(diào)試操作，用戶能夠調(diào)試SystemC TLM 2.0設(shè)計(jì)中的所有互動元素。

通過Cadence Incisive Software Extensions，設(shè)計(jì)師能夠運(yùn)行嵌入式軟件的處理器模型和TLM硬件模型的協(xié)同仿真。Incisive Software Extensions使驗(yàn)證testbench可使用在處理器模型下運(yùn)行的軟件、并為軟硬件協(xié)同仿真提供了指標(biāo)驅(qū)動式驗(yàn)證、偽隨機(jī)測試生成、驗(yàn)證覆蓋等功能。

Cadence Incisive Enterprise Manager提供了TLM、TLM/RTL與RTL功能驗(yàn)證技術(shù)，以成功獲得收斂。對于具有大規(guī)模RTL遺留IP的SoC，使用Cadence Incisive Palladium或Cadence Incisive Xtreme，可用快速RTL檢驗(yàn)對TLM仿真進(jìn)行補(bǔ)充。這些硬件平臺所允許的周期精確驗(yàn)證的運(yùn)行速度，也能允許低階軟件驗(yàn)證的運(yùn)行。

幫助規(guī)劃和實(shí)施項(xiàng)目關(guān)鍵更改的服務(wù)

一次一個(gè)IP模塊地過渡到TLM驅(qū)動式設(shè)計(jì)與驗(yàn)證，能降低一些風(fēng)險(xiǎn)和成本。但是，有些項(xiàng)目必須進(jìn)一步減少風(fēng)險(xiǎn)，并借助豐富經(jīng)驗(yàn)的幫助，來規(guī)劃、執(zhí)行并擴(kuò)大最優(yōu)方法驗(yàn)證。Cadence在全球都可提供TLM驅(qū)動式設(shè)計(jì)和驗(yàn)證的專家服務(wù)，以擴(kuò)大成功機(jī)率，減少運(yùn)行時(shí)間、人力投入和風(fēng)險(xiǎn)。

結(jié)語

TLM驅(qū)動式設(shè)計(jì)與驗(yàn)證將最終使TLM取代RTL作為大多數(shù)設(shè)計(jì)組件的黃金源碼。其優(yōu)勢是明顯的——快得多的設(shè)計(jì)與驗(yàn)證時(shí)間、IP復(fù)用更容易、bug更少。工作效率將實(shí)現(xiàn)RTL設(shè)計(jì)出現(xiàn)以來的最大跨越。但這一過渡不可能一蹴而就。TLM驅(qū)動式設(shè)計(jì)和驗(yàn)證方法在新IP被創(chuàng)建出來時(shí)，一次運(yùn)行一個(gè)IP模塊。而有些設(shè)計(jì)組件直接以RTL形式設(shè)計(jì)將是最好的方式。因此，必然要有將新TLM IP與遺留的RTL IP在設(shè)計(jì)與驗(yàn)證環(huán)境中進(jìn)行合并的可能。