采用CSMC工藝的零延時(shí)緩沖器的PLL設(shè)計(jì)
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NMSO 電流源有兩個(gè)作用：其一是通過(guò)減小電流而不是減小其寬長(zhǎng)比來(lái)降低 負(fù)載器件的跨導(dǎo)gm,從而在一定程度上提高增益;其二是通過(guò)Vctrl 來(lái)改變有效的線(xiàn)性負(fù)載，調(diào)節(jié)輸出擺幅。 對(duì)源端耦合的差分結(jié)構(gòu)來(lái)說(shuō)，差分輸入對(duì)的襯底通常有兩種接法：一是接到源端，消除襯偏效應(yīng)，但 這種接法使源端到地的電容很大，增加抖動(dòng)：另一種接法是接到最高電位上，這樣節(jié)點(diǎn)電容將減小，但 由于襯偏效應(yīng)使閾值電壓增大，且隨共模輸入電壓而變。因此本文根據(jù)實(shí)際需要，將襯底接到如圖3 中 虛線(xiàn)所示的襯底偏置產(chǎn)生電路上，近似于左邊差分結(jié)構(gòu)的一半，使輸入對(duì)管的襯底電壓較源極略高，在 減小源極節(jié)點(diǎn)電容的同時(shí)，又不至于使閾值電壓太大。節(jié)點(diǎn)電容的減小也有效降低了VCO 的抖動(dòng)，改 進(jìn)后的結(jié)構(gòu)周對(duì)周抖動(dòng)減小。閾值電壓隨控制電壓的變化而變化，從而調(diào)節(jié)振蕩幅度和頻率。另外，體 效應(yīng)還使振蕩器起振所需的控制電壓減小。至此環(huán)行振蕩器的三個(gè)主要性能都得到了優(yōu)化。本文引用地址：http://www.ex-cimer.com/article/186087.htm
3 仿真結(jié)果與版圖
本設(shè)計(jì)采用 CSMC 公司的0.5μm 的CMOS 模型進(jìn)行了仿真，主要使用Hspice 進(jìn)行仿真，50MHz 下 的仿真結(jié)果表明，在VDD/2 時(shí)輸入與輸出延時(shí)為0，可實(shí)現(xiàn)緩沖器的零延時(shí)作用，控制電壓Vctrl 的變化過(guò)程如圖4a 所示，從圖中可以看出鎖定時(shí)間為0.31ms,功耗為4.8mV。
圖4b 為壓控振蕩器的頻率隨控 制電壓變化的曲線(xiàn)，由圖中可以看出在工作頻率內(nèi)呈現(xiàn)很好的線(xiàn)性關(guān)系，這主要是由VCO 的結(jié)構(gòu)決定 的。增益為83.3MHz/V，有資料表明，與高增益結(jié)構(gòu)相比，較低的VCO 增益會(huì)使由耦合噪聲抖動(dòng)大大減小。 圖5 為該PLL 的版圖，整個(gè)版圖面積為1.2μm×1.7μm,版圖設(shè)計(jì)使用的是Cadence Virtuoso 工具，在 設(shè)計(jì)中注意完全對(duì)稱(chēng)規(guī)則，抑制共模噪聲。
另外，整個(gè)芯片包括許多數(shù)字控制電路，為了抑制其引入襯 底噪聲采用隔離環(huán)進(jìn)行隔離，并將數(shù)字電路與模擬電路盡量遠(yuǎn)離，實(shí)現(xiàn)電源、襯底和地的很好的隔離。
結(jié)論：本文采用CSMC 0.5um 工藝設(shè)計(jì)了一款用于零延時(shí)緩沖器的PLL，仿真結(jié)果表明，在負(fù)載電 容為15pF 時(shí)的周對(duì)周抖動(dòng)為45ps，在滿(mǎn)足各項(xiàng)要求的同時(shí)實(shí)現(xiàn)了時(shí)鐘所要求的低抖動(dòng)性能。完全滿(mǎn)足 零延遲時(shí)鐘緩沖器的要求，本設(shè)計(jì)產(chǎn)品已通過(guò)J750 的測(cè)試，證明符合應(yīng)用要求。
本文的創(chuàng)新點(diǎn)在于采用了共源共柵結(jié)構(gòu)的電流源提供充放電點(diǎn)流，增大輸出阻抗，當(dāng)控制電壓有微 小變化時(shí)不會(huì)引起點(diǎn)流發(fā)生大的變化，因此這種結(jié)構(gòu)能提供更好的匹配點(diǎn)流。另外，壓控振蕩器兩個(gè)輸 入對(duì)管的襯底接法也是本文的創(chuàng)新點(diǎn)，能有效的抑制襯底噪聲。
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