實用模擬BIST的基本原則

　　可以在模擬BIST的數(shù)字電路中使用全加法器，但很多情況下，用二進制計數(shù)器可以更高效地實現(xiàn)均化。用簡單的均化或減法都無法抑制掉非隨機的噪聲，例如來自鄰近同步邏輯或60 Hz電力線的干擾。不過，可以通過與干擾的同步采樣，或?qū)Ω蓴_頻率作整數(shù)周期的積分，從而降低其影響。

　　為獲得成本效益，BIST電路必須有高于待測電路的成品率。對于數(shù)字BIST的情況，這種要求只是意味著其面積必須小于待測電路面積。然而對于模擬BIST，這一原則還意味著BIST必須在不影響成品率情況下，實現(xiàn)所需要的線性度、噪聲以及帶寬。在一項研究中，一個測試芯片上只有70%的小型模擬BIST電路可以實現(xiàn)所需要的測量精度。該BIST的成品率對SoC（系統(tǒng)單芯片）的影響等同于電路占整個SoC的30%情況。

　　使BIST的成品率高于待測模擬電路的最佳方式是盡可能減少BIST中的模擬電路數(shù)量，即使其數(shù)字化。通過在多個功能之間共享一個BIST電路，可以減少與BIST電路有關(guān)的面積。數(shù)字BIST可以很容易實現(xiàn)這一任務(wù)，但模擬BIST則相反，因為需要測試的功能之間存在差異性。這就是MadBIST建立的原因，這種方法由MF Ton er和Gordon W Roberts共同開發(fā)。采用MadBIST時，一只DSP
DSP

　　dsp是digital signal processor的簡稱，即數(shù)字信號處理器。它是用來完成實時信號處理的硬件平臺，能夠接受模擬信號將其轉(zhuǎn)換成二進制的數(shù)字信號，并能進行一定形式的編輯，還具有可編程性。由于強大的數(shù)據(jù)處理能力和快捷的運行速度，dsp在信息科學領(lǐng)域發(fā)揮著越來越大的作用。 [全文]

首先測試一只ADC然后才是DAC。MadBIST、ADC和DAC，然后再測試其它模擬電路。

　　采用共享分析塊有一個問題，即將感興趣的模擬信號傳送給分析塊。完成這個工作一般采用模擬總線，但它們會帶來負載、噪聲和非線性，并且會減小帶寬。一種替代方法是在本地將信號轉(zhuǎn)換為某種數(shù)字表述，然后采用一個數(shù)字總線。

　　模擬BIST必須能夠采用基于規(guī)范的結(jié)構(gòu)化測試。換句話說，所做激勵與響應(yīng)分析的結(jié)果，必須能與模擬電路的功能規(guī)范作校對，但它們也必須面向制造缺陷，幫助做診斷，并盡可能減少測試時間。面向缺陷的測試有助于完成這個任務(wù)，但一般不會嘗試使用仿功能測試。飛利浦（現(xiàn)在的恩智浦公司）在1995年首先在基于規(guī)范的傳統(tǒng)模擬測試與面向缺陷的測試之間做了一個公開的行業(yè)對比。結(jié)論是：當設(shè)計規(guī)范有更大的裕度，并且過程得到良好的控制時，面向缺陷的測試能對相近的缺陷覆蓋實現(xiàn)更快的測試。另一方面，基于規(guī)范的測試對保持測試覆蓋和成品率都是必要的。

　　數(shù)字BIST天然地就采用一種仿功能的激勵，因為幾乎任何1和0的模式都能表示功能模式下的輸入信號，包括偽隨機數(shù)據(jù)。而為模擬電路提供一種仿功能激勵則可能復(fù)雜得多。偽隨機噪聲是一個誘人的模擬激勵，它能處理很多潛在的缺陷，并且易于生成。一只電阻
電阻

　　電阻，物質(zhì)對電流的阻礙作用就叫該物質(zhì)的電阻。電阻小的物質(zhì)稱為電導(dǎo)體，簡稱導(dǎo)體。電阻大的物質(zhì)稱為電絕緣體，簡稱絕緣體。 [全文]

和一只電容就可以對數(shù)字BIST中的LFSR輸出做濾波，產(chǎn)生一個模擬波形。乘法器和加法器可以將待測模擬電路的響應(yīng)與其偽隨機輸入做交叉關(guān)聯(lián)。

　　另外一種更容易實現(xiàn)的方案是，將電路輸出端連接到輸入端，必要時增加增益或反相，從而將電路重新配置為一個振蕩器，并測量其振蕩頻率。這種技術(shù)具有面積效率。不幸的是，這兩種方案都被證明難以使用，因為測量對于噪聲和非線性都太不敏感，而診斷也不實用。

　　ATE廣泛采用一種線性斜坡與單音正弦波作為測試激勵，從而有效地測試ADC和DAC的線性度，并作診斷輔助。在片上產(chǎn)生一個純斜坡或正弦波的最強大方式是在一個循環(huán)移位寄存器中存儲一個周期性的sigma-delta碼流，不過這種方案可能需要數(shù)千個邏輯門，外加模擬濾波。所幸的是，一個激勵塊可能就足以應(yīng)付一片SoC中的所有模擬功能，并且可以有效地將串行數(shù)字碼流送給芯片的各個區(qū)域。

　　激勵生成的最簡單而有用的信號是一個數(shù)字方波，可以用它去測量一個步長，或一個脈沖響應(yīng)。令人驚訝的是，對于一個用于生成波形的采樣比較器來說，精確DC電壓是一種困難的激勵或基準，除非求助于需要更多自測的模擬技術(shù)。對一個占空比可編程的數(shù)字波形做低通濾波，可以產(chǎn)生一個基本上是DC的波形，其平均電壓取決于占空比，并且在高開關(guān)
開關(guān)

　　開關(guān)是最常見的電子元件，功能就是電路的接通和斷開。接通則電流可以通過，反之電流無法通過。在各種電子設(shè)備、家用電器中都可以見到開關(guān)。 [全文]

頻率時，平均電壓還取決于數(shù)字信號上升和下降時間的不匹配度。

　　降低開關(guān)頻率，就降低了DC電壓對這種不匹配的敏感度，但增加了DC電壓的峰峰變動。在模擬功能中（如穩(wěn)壓器），增加有源低通濾波就可以減少這種噪聲。但采用這種方案的模擬BIST必須對濾波做測試。更適合于BIST的是在“高速模擬電路測試與驗證研討會”上剛剛演示的一種技術(shù)。

　　3.4 原則四

　　模擬BIST的最后原則是，必須通過與上下測試極限值的比較，將其結(jié)果輸出為一個數(shù)字測量值以及合格/不合格的比特。如果要將一個模擬的電壓結(jié)果送至片外做特性描述，它就可能遭到損壞，并且可能需要混合信號ATE。一個未在片上與極限值比較過的數(shù)字結(jié)果可能需要用ATE去捕捉和分析數(shù)字字，而不是單個比特，這就不能使用最常見的測試模式語言WGL（波形生成語言）和STIL（標準測試界面語言），以及很多低成本的測試儀。單有合格/不合格的結(jié)果將無法確定參數(shù)特性，也缺乏測量的可重復(fù)性，而這是設(shè)定測試極限的一個基本步驟。

　　了解了這些基礎(chǔ)原則，就明白，實用PLL BIST既沒有采用模擬電路，也沒有使用延遲線，因此它對噪聲的敏感度弱于待測PLL。例如，PLL必須每納秒生成一個低抖動邊沿，并盡量減小抖動的累積。但是，PLL BIST可以用一個預(yù)測試的低抖動時鐘對邊沿作欠采樣，時鐘通過幾個數(shù)字反相器傳送，這些反相器有快速的轉(zhuǎn)換性能，盡量減少附加的抖動。

　　如果沒有預(yù)測試的時鐘，則PLL可以對相同芯片上工作在一個略為異步頻率的其它PLL邊沿作采樣。獲得的抖動測量結(jié)果是兩個抖動水平之和；隨機抖動不可能相互抵消。在一個直方圖中增加很多這類采樣，可以降低寄生噪聲的影響，并且以與任何干擾相同速率采樣，可以進一步降低這種影響。

　　4 模擬BIST的需求

　　過去15年來，很少有什么人提出的模擬BIST技術(shù)包含了上述所有原則。但所有這些原則都是BIST實用性與性價比的關(guān)鍵。開發(fā)一種實用的模擬BIST已被證明有太高的挑戰(zhàn)性，但工程師們無疑將開發(fā)出一些包含這 些原則的技術(shù)，因為對它們的需求在不斷增加。

　　SoC中正在加入更多的系統(tǒng)模擬功能，有更多的管腳數(shù)和門數(shù)，所有這些都推升了測試時間與測試成本。增加嵌入閃存會大大增加測試時間（遠不止一分鐘），從而絕對需要多址的測試，這種要求又推動了對低管腳接入以及更多模擬測試資源的需求。

　　阻止采納模擬BIS或任何其它新的模擬測試技術(shù)的最大障礙是，缺乏被行業(yè)接受的模擬故障模型。所幸的是，在2009年國際測試會議上一個小組討論結(jié)果是，一些討論成員表達了對開發(fā)一種IEEE贊助的標準化模擬故障模型的興趣。小組成員還同意，在行業(yè)可以采用任*技術(shù)以前，更多的DFT（可測試設(shè)計）自動化是必要的，這種情形已出現(xiàn)在IC的數(shù)字部分。只有當IC設(shè)計者采納了系統(tǒng)化的通用技術(shù)，可以測試一片IC上的多個功能時，EDA
EDA

　　電子設(shè)計技術(shù)的核心就是eda技術(shù)，eda是指以計算機為工作平臺，融合應(yīng)用電子技術(shù)、計算機技術(shù)、智能化技術(shù)最新成果而研制成的電子cad通用軟件包，主要能輔助進行三方面的設(shè)計工作，即ic設(shè)計、電子電路設(shè)計和pcb設(shè)計。eda技術(shù)已有30年的發(fā)展歷程，大致可分為三個階段。70年代為計算機輔助設(shè)計(cad)階段，人們開始用計算機輔助進行ic版圖編輯、pcb布局布線，取代了手工操作。80年代為計算機輔助工程(cae)階段。與cad相比，cae除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實現(xiàn)了工程設(shè)計。cae的主要功能是：原理圖輸人，邏輯仿真，電路分析，自動布局布線，pcb后分析。90年代為電子系統(tǒng)設(shè)計自動化(eda)階段。 [全文]

公司才會開發(fā)自動化方案。