基于FPGA的AD9910控制設(shè)計
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其中，SCLK用于輸出數(shù)據(jù)交換的控制時鐘，CS為片選信號，IO_RFSET控制DDS的系統(tǒng)復位，SDIO是數(shù)據(jù)傳輸線，IO_UPDATE使能DDS內(nèi)部各寄存器數(shù)據(jù)更新，PROFILE用來選擇八個相位／頻率寄存器中的一個，OSK用來選擇DDS的輸出鍵控模式，MASTER_RESET用來清除所有存儲單元，并且把寄存器設(shè)為默認值，PWRDWNCTL用來選擇是否使用外部使能控制，不使用時置為0，這里設(shè)置為0，PLL_LOCK用來指示鎖相環(huán)的鎖定狀態(tài)。另外，由于未采用多芯片數(shù)據(jù)通信，所以需將AD9910與同步信號相關(guān)的引腳懸空，例如7、8、9、10和53引腳。
根據(jù)需要AD9910有4種工作模式可供選擇，分別是單音模式、RAM調(diào)制模式、Digital ramp modulation模式和并行數(shù)據(jù)端口調(diào)制模式。這里選用最基礎(chǔ)的signal-tone單音工作模式。
對AD9910的17個寄存器進行設(shè)置，這里使用了AD9910的評估軟件對寄存器參數(shù)進行設(shè)置，只需要在評估軟件中輸入目標參數(shù)，軟件將自動給出寄存器中的值，這樣減小了工作量。根據(jù)需要，這里僅對其中的3個寄存器進行設(shè)置，分別是地址為0X01、0X02的控制寄存器和地址為
0X0E的單音模式profile。而其他的寄存器均使用默認值，因此無需設(shè)置。
FPGA對AD9910的軟件控制流程圖如圖3所示。本文引用地址：http://www.ex-cimer.com/article/187577.htm
首先，對系統(tǒng)進行初始化，對FPCA的各控制信號進行復位操作，使能CS信號。
其次，對3個主要的寄存器進行設(shè)置。設(shè)置地址為0X01的寄存器CFR2，共32位，這里只需要使能第24位單音模式profile的幅度值，默認值為0，這里設(shè)為1，其余均使用默認值，因此地址為0X01寄存器的內(nèi)容為0X01_40_08_20。
地址為0X02的寄存器CFR3主要用來設(shè)置PLL和VCO的參數(shù)。其中，第26位到第24位用來選擇PLL VCO參考時鐘的頻帶，這里選擇820～1 150 MHz的VC05，因此為101；第8位是PLL使能的選擇，默認值為0，這里選擇使能1；第7位到第1位這7 bit數(shù)據(jù)是PLL倍頻器的倍頻系數(shù)，默認值
為0000000b，這里對外部時鐘進行40倍頻，因此，設(shè)置為0101000b。其余各位均使用默認值。所以，地址為0X02寄存器的內(nèi)容為0X1D_3F_41_ 50。
對地址為0X0E的單音模式profile進行設(shè)置，它是用來控制DDS的幅度、相位和頻率。其中第61位到第48位這14位用來設(shè)置幅度值，根據(jù)需要在評估軟件中輸入所需幅度值可以直接查看寄存器中相應(yīng)位的值，這里使用默認值00_1000_1011_0101b；第47位到第32位這16位用來設(shè)置相位偏移量，這里仍舊使用默認值0X0000；低32位是用來設(shè)置頻率控制字的值，頻率控制字
，其中，fout為輸出頻率，N為頻率控制字的位數(shù)，位數(shù)越大輸出頻率的分辨率越高，fc為系統(tǒng)時鐘1 GHz，這里輸出頻率為50 MHz，對應(yīng)的頻率控制字為214748365，因此對應(yīng)位的值設(shè)置為0X0CCC_CCCD。地址為0X0E寄存器的內(nèi)容為0X0885_0000_0CCC_CCCD。
最后，結(jié)束IO_UPDATE的操作動作，完成一次完整的設(shè)置過程。
對寄存器的讀寫操作是通過向輸入端口SDIO發(fā)送8位指令來實現(xiàn)的，這8位中，最高位為讀寫指令，1為讀操作，0為寫操作，低5位用來選擇在通信周期時選通哪個寄存器進行數(shù)據(jù)的傳輸，控制寄存器的內(nèi)容，如表1所示。
對AD9910讀寫操作時，需要注意AD9910的時序要求。對于串行I／O端口的各種控制信號之間的有4種基本的時序關(guān)系，分別是串口寫時序，時鐘在低電平停止；三線串口讀時序，時鐘在低電平停止；串口寫時序，時鐘在高電平停止；兩線串口讀時序，時鐘在高電平停止。這里采用第一種時序關(guān)系，時序圖如圖4所示。
在SCLK上升沿，寫入數(shù)據(jù)有效，FPGA控制SCLK信號的產(chǎn)生。具體寫入數(shù)據(jù)的程序代碼(使用Vefilog HDL編寫)如下所示：
該指令用于對地址為0X01的控制寄存器CFR2進行寫操作。鑒于FPGA的高速處理能力，在程序設(shè)計時需要注意一些特殊的時序要求，如以下幾個方面。
1)AD9910開始工作時必須先將其復位，復位時間保持1 000個系統(tǒng)工作周期。
2)如果系統(tǒng)工作需要多次使用I／O_UPDATE，要注意I／O_UPDATE引腳置1的時間控制，這關(guān)系到系統(tǒng)能否順利設(shè)置各個寄存器。
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