一種用VHDL設(shè)計(jì)實(shí)現(xiàn)的有線電視機(jī)頂盒信源發(fā)生

　　4 VHDL語(yǔ)言描述

　　4.1 各單元模塊的描述

　　地址譯碼單元

　　計(jì)算機(jī)與I／O設(shè)備間的正確通信是通過(guò)對(duì)I／O空間的尋址操作來(lái)完成的。每個(gè)I／O端口都分配了一個(gè)地址。在該方案中，將端口的地址設(shè)定為0280H，采用完全譯碼的方式。同時(shí)為了避免DMA操作控制總線，設(shè)計(jì)時(shí)讓aen亦參與譯碼，并由時(shí)鐘信號(hào)進(jìn)行觸發(fā)控制。譯碼成功后，產(chǎn)生一使能信號(hào)enable（高電平有效），同時(shí)將io_cs信號(hào)拉低。

　　數(shù)據(jù)暫存單元

　　enable信號(hào)無(wú)效時(shí)，數(shù)據(jù)暫存單元為高阻狀態(tài)。該信號(hào)和寫(xiě)信號(hào)iow（低電平有效）都變?yōu)橛行Ш?，在接下?lái)的一個(gè)時(shí)鐘的下降沿（確保采樣時(shí)數(shù)據(jù)有效），將總線上的數(shù)據(jù)讀入數(shù)據(jù)暫存單元，并產(chǎn)生一允許信號(hào)permit，允許系統(tǒng)進(jìn)行格式轉(zhuǎn)換。

　　狀態(tài)控制單元

　　這是系統(tǒng)的控制部分。系統(tǒng)狀態(tài)的控制是由系統(tǒng)的控制信號(hào)simbol、sign在時(shí)鐘信號(hào)的驅(qū)動(dòng)下實(shí)現(xiàn)的。系統(tǒng)每完成一次8位數(shù)據(jù)的輸出，在同一時(shí)鐘的下降沿，狀態(tài)發(fā)生改變，產(chǎn)生另外一控制信號(hào)varb（低電平有效）。復(fù)位后，系統(tǒng)又回到初始狀態(tài)。狀態(tài)變化過(guò)程如下：

　　轉(zhuǎn)換輸出單元

　　轉(zhuǎn)換輸出單元是系統(tǒng)的核心，它包括三個(gè)部分：數(shù)據(jù)格式的轉(zhuǎn)換、數(shù)據(jù)使能信號(hào)DEN的輸出、數(shù)據(jù)時(shí)鐘信號(hào)DCLK的輸出。數(shù)據(jù)的轉(zhuǎn)換輸出是由系統(tǒng)當(dāng)前所處的狀態(tài)決定的。permit信號(hào)有效后，在時(shí)鐘的上升沿，轉(zhuǎn)換輸出單元檢測(cè)系統(tǒng)狀態(tài)：狀態(tài)為first時(shí)，輸出高8位;狀態(tài)為second時(shí)，輸出低8位;狀態(tài)為third時(shí)，系統(tǒng)復(fù)位，從而完成一次轉(zhuǎn)換，開(kāi)始下一轉(zhuǎn)換周期。在轉(zhuǎn)換過(guò)程中，系統(tǒng)同時(shí)完成對(duì)信號(hào)simbol、sign（低電平有效）的控制。

　　輸出數(shù)據(jù)使能信號(hào)DEN是根據(jù)MPEG－2標(biāo)準(zhǔn)碼流格式產(chǎn)生的，用于數(shù)據(jù)信號(hào)的同步。在MPEG－2標(biāo)準(zhǔn)中，碼流是以包的形式傳送的。每一個(gè)數(shù)據(jù)包都有一個(gè)統(tǒng)一的包標(biāo)識(shí)符PID，它的十六進(jìn)制形式為47H。從包中的第一個(gè)字節(jié)（47H）開(kāi)始，DEN變?yōu)橛行Вǜ唠娖剑?，并保持到?88字節(jié)。在接下來(lái)的16個(gè)字節(jié)時(shí)間里，DEN保持低電平。

　　輸出數(shù)據(jù)時(shí)鐘信號(hào)DCLK用作解復(fù)用單元的采樣時(shí)鐘，它是由控制信號(hào)sign、permit以及系統(tǒng)當(dāng)前所處的狀態(tài)控制產(chǎn)生的。為了保證采樣時(shí)數(shù)據(jù)保持有效，DCLK的輸出比相應(yīng)的輸出數(shù)據(jù)要延遲半個(gè)機(jī)器周期。

　　復(fù)位控制單元

　　轉(zhuǎn)換結(jié)束后，需要對(duì)系統(tǒng)復(fù)位，保證下一轉(zhuǎn)換的順利進(jìn)行。復(fù)位信號(hào)的產(chǎn)生取決于三個(gè)控制量：系統(tǒng)當(dāng)前狀態(tài)為third、控制信號(hào)varb為低電平、控制信號(hào)simbol為高電平。復(fù)位后，輸出端為高阻狀態(tài)，其他信號(hào)均為無(wú)效值。系統(tǒng)回到初始狀態(tài)。

　　4.2 系統(tǒng)的門(mén)級(jí)描述

　　整個(gè)系統(tǒng)的VHDL描述流程如圖4所示。

　　總之，機(jī)頂盒信源發(fā)生方案是機(jī)頂盒調(diào)試過(guò)程中的一個(gè)重要課題。本文提出的解決方案具有簡(jiǎn)單、實(shí)用、易實(shí)現(xiàn)的特點(diǎn)，經(jīng)實(shí)踐證明是可行的。同時(shí)在硬件實(shí)現(xiàn)時(shí)采用了VHDL的設(shè)計(jì)方法，也給整個(gè)方案提供了很大的靈活性。如果采用傳統(tǒng)的方法來(lái)實(shí)現(xiàn)該方案，則首先要選擇通用的邏輯器件，然后進(jìn)行電路設(shè)計(jì)，完成各獨(dú)立功能模塊，再將各功能模塊連接起來(lái)，完成整個(gè)電路的硬件設(shè)計(jì)，最后才能進(jìn)行仿真和調(diào)試，直至整個(gè)系統(tǒng)的完成。這樣一個(gè)過(guò)程往往需要比較長(zhǎng)的時(shí)間，而且費(fèi)時(shí)費(fèi)力，特別是對(duì)一項(xiàng)大的工程。而采用VHDL這類高層設(shè)計(jì)技術(shù)，設(shè)計(jì)人員只需專心于設(shè)計(jì)方案和構(gòu)思上，描述、編譯成功后，經(jīng)過(guò)系統(tǒng)綜合，便可直接進(jìn)行軟件仿真和調(diào)試。整個(gè)系統(tǒng)的完成周期大大縮短，而且VHDL與工藝無(wú)關(guān)，它不限定模擬工具和設(shè)計(jì)方法，從而給設(shè)計(jì)師一個(gè)自由選擇的余地。

　　隨著電子工藝的日趨提高與完善，ISP（系統(tǒng)內(nèi)可編程）功能為 PLD提供了更高的靈活性，使PLD能夠向高密度、大規(guī)模的方向發(fā)展以滿足復(fù)雜系統(tǒng)的要求，從而使可編程ASIC的設(shè)計(jì)逐步向高層設(shè)計(jì)轉(zhuǎn)移。作為一種重要的高層設(shè)計(jì)技術(shù)，VHDL亦成為當(dāng)代電子設(shè)計(jì)師們?cè)O(shè)計(jì)數(shù)字硬件時(shí)必須掌握的一種方法。