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	 > 模擬技術 > 設計應用 > 基于VHDL的99小時定時器設計及實現(xiàn)
          
    
          

          

          


	
	
	

          
	
          
		
          
			
          基于VHDL的99小時定時器設計及實現(xiàn)
          
						
          
				作者：
				時間：2010-06-13
				來源：網(wǎng)絡
				
				
				
				
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			當START為高電平時，該定時器將進入倒計時階段。當CLK脈沖上升沿到來時，計數(shù)以秒的速度減1，直到計時結束，使ALM位為高電平為止。CLR為復位端，可用來清零，通常采用異步復位方式。SETW用于選位，高電平有效。SET用于對選定的位進行置數(shù)，也是高電平有效。ALM輸出端將在定時結束時產(chǎn)生高電平。Q0～Q5為四位BCD碼輸出端口，主要用于顯示。

          3.2 顯示模塊

          通過XUAN模塊可完成BCD碼的轉化，再經(jīng)DISP模塊譯碼．然后輸出給七段數(shù)碼管。

          (1)XUAN模塊

          XUAN可產(chǎn)生四位BCD碼輸入，并從sel端輸出。該模塊的管腳圖如圖5所示。其源程序代碼如下：



          (2)DISP模塊

          DISP模塊主要用于譯碼，可定義七段數(shù)碼管顯示的數(shù)字。其源程序如下：




          4 系統(tǒng)仿真及結果

          圖6所示是對AAA控制／定時模塊的仿真結果。由此結果可見，當setw置“1”時，statea位選從0到5循環(huán)，分別代表六個數(shù)碼管的位置。當start置“1”時，q5-q0進行借位減法。q5、q4表示小時，最高可到99小時；q3、q2表示分鐘，最高59分鐘；q1、q0表示秒，最高為59秒。



          5結束語

          本設計從總體要求出發(fā)，采用模塊化設計方法，實現(xiàn)了長達99小時的定時設計。同時采用QuartusⅡ4.0仿真環(huán)境進行了仿真。結果證明，本系統(tǒng)可以實現(xiàn)理想的定時操作而且設計體現(xiàn)了人性化，具有較強的實際應用價值。          
				
            
                
			
							
          
                
			            
          
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          關鍵詞：
            			            VHDL
                        定時器
                        
                        
            
          
            
			
          
		
          	
		

	

          
	
	
          
		
          
			
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