基于NCO IP core的Chirp函數(shù)實(shí)現(xiàn)設(shè)計(jì)
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頻率控制字寄存器為一個(gè)保存有N個(gè)輸出頻率所需的相位累加控制字的片上ROM單元，其作用在驅(qū)動(dòng)單元輸入地址控制字的作用下實(shí)時(shí)向NCOIP Core調(diào)入所需要的ψINC，在該設(shè)計(jì)中Chirp函數(shù)的頻率變化規(guī)律是從1 MHz步進(jìn)1 MHz輸出到16 MHz。在該設(shè)計(jì)中選擇的累加器精度為32 b，為此選擇的邏輯單元的規(guī)律為如表1所示。本文引用地址：http://www.ex-cimer.com/article/188505.htm
為此，建立一個(gè)深度為1 6，每個(gè)存儲(chǔ)單元字長(zhǎng)32 b位的ROM，將表1內(nèi)所有ψINC數(shù)據(jù)保存至nco_1_16．mif文件中，在ROM建立時(shí)調(diào)用該mif文件。如圖7所示。
在設(shè)計(jì)中，通過(guò)不同時(shí)間點(diǎn)向頻率控制字寄存器寫(xiě)入不同的地址信號(hào)驅(qū)動(dòng)，使存儲(chǔ)器輸出不同的頻率控制字驅(qū)動(dòng)NCO IP Core，產(chǎn)生不同的頻率信號(hào)輸出。該設(shè)計(jì)中采用兩個(gè)計(jì)數(shù)器級(jí)聯(lián)作為驅(qū)動(dòng)單元，首先第一級(jí)計(jì)數(shù)器將鐘頻率降至需要的Chirp函數(shù)輸出某頻點(diǎn)的穩(wěn)定時(shí)間范圍，將第一級(jí)計(jì)數(shù)器的進(jìn)位端作為第二級(jí)計(jì)數(shù)器的時(shí)鐘輸入端；第二級(jí)計(jì)數(shù)器的作用是，產(chǎn)生地址信號(hào)以驅(qū)動(dòng)頻率控制字存儲(chǔ)器輸出相應(yīng)的控制字，當(dāng)前級(jí)進(jìn)位信號(hào)有效時(shí)該計(jì)數(shù)器輸出加“1”。以達(dá)到改變頻率輸出的目的，其連接電路圖如圖9所示。
4 仿真與驗(yàn)證
將該設(shè)計(jì)通過(guò)將程序下載到Altera公司生產(chǎn)的DSP開(kāi)發(fā)板(型號(hào)DK-DSP-2C70N)中進(jìn)行仿真，其核心FPGA(型號(hào)為EP2C70F672C6)的資源使用情況如圖10所示。
并通過(guò)該開(kāi)發(fā)板上D／A轉(zhuǎn)換器輸出模擬波形(只截取了4個(gè)時(shí)刻的圖樣)如圖11所示。
通過(guò)圖11可以看出該設(shè)計(jì)能很好地完成掃頻輸出的功能，并且雜波分量很小，干擾很小。
5 結(jié) 語(yǔ)
該設(shè)計(jì)通過(guò)采用技術(shù)成熟的NCO IP Core完成，其優(yōu)勢(shì)在于：
(1)利用了成熟的FPGA知識(shí)產(chǎn)權(quán)技術(shù)，使得設(shè)計(jì)更加簡(jiǎn)便并易于移植；
(2)利用NCO IP core的高穩(wěn)定性，使得Chirp函數(shù)的各項(xiàng)噪聲較之于其他設(shè)計(jì)更小，有利于對(duì)射電天文這樣微弱信號(hào)的處理，減少了處理帶來(lái)的各種噪聲。
評(píng)論