基于VHDL的多功能可變模計(jì)數(shù)器設(shè)計(jì)
加入技術(shù)交流群
掃碼加入
和技術(shù)大咖面對(duì)面交流
海量資料庫(kù)查詢(xún)
隨著電子技術(shù)、計(jì)算機(jī)技術(shù)和EDA技術(shù)的不斷發(fā)展，利用FPGA／CPLD進(jìn)行數(shù)字系統(tǒng)的開(kāi)發(fā)已被廣泛應(yīng)用于通信、航天、醫(yī)療電子、工業(yè)控制等領(lǐng)域。與傳統(tǒng)電路設(shè)計(jì)方法相比，F(xiàn)PGA／CPLD具有功能強(qiáng)大，開(kāi)發(fā)周期短，投資少，便于追蹤市場(chǎng)變化及時(shí)修改產(chǎn)品設(shè)計(jì)，以及開(kāi)發(fā)工具智能化等特點(diǎn)。近年來(lái)，F(xiàn)PGA／CPLD發(fā)展迅速，隨著集成電路制造工藝的不斷進(jìn)步，高性?xún)r(jià)比的FPGA／CPLD器件推陳出新，使FPGA／CPLD成為當(dāng)今硬件設(shè)計(jì)的重要途徑。在FPGA／CPLD的應(yīng)用設(shè)計(jì)開(kāi)發(fā)中，VHDL語(yǔ)言作為一種主流的硬件描述語(yǔ)言，具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性，并在語(yǔ)言易讀性和層次化、結(jié)構(gòu)化設(shè)計(jì)方面。表現(xiàn)出了強(qiáng)大的生命力和應(yīng)用潛力。
QuartusⅡ是Altera公司在21世紀(jì)初推出的FPGA／CPLD集成開(kāi)發(fā)環(huán)境，是Altera公司前一代FPGA／CPLD集成開(kāi)發(fā)環(huán)境Max+PlusⅡ的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷，功能強(qiáng)大，為設(shè)計(jì)者提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。
計(jì)數(shù)器是數(shù)字系統(tǒng)中使用最多的時(shí)序電路之一，不僅能用于對(duì)時(shí)鐘脈沖計(jì)數(shù)，還可以用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進(jìn)行數(shù)字運(yùn)算等?？勺?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/模">模計(jì)數(shù)器由于計(jì)數(shù)容量可以根據(jù)需要進(jìn)行變化，為其廣泛使用創(chuàng)造了便利。這里在QuartusⅡ開(kāi)發(fā)環(huán)境下，用VHDL語(yǔ)言設(shè)計(jì)了一種具有清零、置數(shù)、使能控制、可逆計(jì)數(shù)和可變模功能的計(jì)數(shù)器。
1 基本可變模計(jì)數(shù)器設(shè)計(jì)
可變模計(jì)數(shù)器是指計(jì)數(shù)／模值可根據(jù)需要進(jìn)行變化的計(jì)數(shù)器。電路符號(hào)圖1所示，clk為時(shí)鐘脈沖輸入端，clr為清零端，m為模值輸入端，q為計(jì)數(shù)輸出端。
基本可變模計(jì)數(shù)器的VHDL代碼如下所示：
說(shuō)明：上述代碼設(shè)計(jì)采用了常用的if語(yǔ)句結(jié)構(gòu)，即“if條件句then順序語(yǔ)句elsif條件句then順序語(yǔ)句else順序語(yǔ)句end if”結(jié)構(gòu)，實(shí)現(xiàn)模值小于99的可變模計(jì)數(shù)。
從上述的代碼可以看出，基本的可變模計(jì)數(shù)器的功能單一。仿真驗(yàn)證則表明在進(jìn)行模值變換時(shí)，基本的可變模計(jì)數(shù)器存在一些功能上的缺陷：計(jì)數(shù)器若是由較小的模值變化為較大的模值時(shí)，能正常的進(jìn)行變模計(jì)數(shù)；但當(dāng)其由較大的模值變化為較小的模值，則可能出現(xiàn)計(jì)數(shù)失控，如圖2所示，圖中顯示了當(dāng)模值由12變換為7時(shí)，即發(fā)生了計(jì)數(shù)失控。失控的原因是大于當(dāng)模值由12變換為7時(shí)，計(jì)數(shù)輸出為q為11，大于當(dāng)前模值7的計(jì)數(shù)最大值6，由此產(chǎn)生了計(jì)數(shù)失控。
2 改進(jìn)的多功能可變模計(jì)數(shù)器
為了克服上述基本可變模計(jì)數(shù)器的缺陷，并增加更多的控制功能，在此設(shè)計(jì)了一種改進(jìn)的多功能可變模計(jì)數(shù)器，具有清零、置數(shù)、使能控制、可逆計(jì)數(shù)和可變模功能。其電路符號(hào)如圖3所示，clk為時(shí)鐘脈沖輸入端，m為模值輸入端，clr為清零控制端，s為置數(shù)控制端，d為置數(shù)輸入端，en為使能控制端，updn為計(jì)數(shù)方向控制端，q為計(jì)數(shù)輸出端，co為進(jìn)位輸出端。
評(píng)論