∑-△ADC的降采樣濾波器的設(shè)計(jì)與實(shí)現(xiàn)
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本文設(shè)計(jì)了一個(gè)濾波器各級(jí)位數(shù)動(dòng)態(tài)可調(diào)的方法，對(duì)降采樣濾波器各級(jí)輸入、輸出位數(shù)各種可能的情況進(jìn)行分析，得到最終的各級(jí)濾波器的輸入輸出數(shù)據(jù)位數(shù)如表6所示。本文引用地址：http://www.ex-cimer.com/article/188975.htm
4．1．4 時(shí)鐘的處理
系統(tǒng)用到了多個(gè)分頻時(shí)鐘，為了方便后面布局布線做時(shí)鐘樹(shù)，本設(shè)計(jì)采用計(jì)數(shù)器產(chǎn)生使能信號(hào)進(jìn)行分頻。
4．1．5 Design Compiler綜合
本設(shè)計(jì)采用SMIC 0．18μm CMOS工藝庫(kù)，將編寫(xiě)的Verilog代碼用Synopsy的Design Compiler綜合，通過(guò)加上適當(dāng)?shù)募s束條件反復(fù)優(yōu)化，最終得到綜合結(jié)果。綜合結(jié)果通過(guò)Synopsys VCS仿真驗(yàn)證。
4．2 版圖設(shè)計(jì)
本設(shè)計(jì)采用Cadence Encounter對(duì)綜合后的濾波器的門(mén)級(jí)網(wǎng)表進(jìn)行布局布線，圖5是完成布局布線后的版圖。芯片主要參數(shù)如表7所示。
5 芯片測(cè)試
在模擬三階CRFB結(jié)構(gòu)的∑-△調(diào)制器輸入的情況下，通過(guò)邏輯分析儀采集輸入為150 kHz正弦信號(hào)的輸出數(shù)據(jù)，并由計(jì)算得到的頻譜如圖6所示，信號(hào)與噪聲加失真比(SINAD)大于86 dB，滿足性能指標(biāo)要求。
6 結(jié)論
本文介紹了一個(gè)用于帶寬150 kHz、精度16 bit的高精度、寬帶∑-△模數(shù)轉(zhuǎn)換器中的降采樣低通濾波器。本設(shè)計(jì)可以集成在SOC芯片中，主要應(yīng)用于醫(yī)療儀器、移動(dòng)通信、過(guò)程控制和PDA等領(lǐng)域。濾波器通過(guò)級(jí)聯(lián)Sharpened CIC濾波器、ISOP濾波器和半帶濾波器實(shí)現(xiàn)。并通過(guò)Synopsy的Design Compiler進(jìn)行電路綜合和Cadence Encounter進(jìn)行布局布線，采用SMIC 0．18μm CMOS工藝實(shí)現(xiàn)。系統(tǒng)仿真和芯片測(cè)試結(jié)果表明，性能滿足設(shè)計(jì)指標(biāo)要求。
評(píng)論