使用先進(jìn)技術(shù)來(lái)加速SoC驗(yàn)證

　　模式3各場(chǎng)景仿真性能比較

　　在開啟FSDB波形保存的場(chǎng)景三，性能比較如表5所示。

　　(1)關(guān)閉覆蓋率分析

　　Verdi3的并行開關(guān)比ALP的并行保存快2%左右，二者性能基本相同?？焖倬幾g會(huì)有2倍以上的編譯時(shí)間減少，總仿真時(shí)間基本相同。并行保存會(huì)帶來(lái)30%+的仿真時(shí)間減少。

　　(2)開啟覆蓋率分析

　　快速編譯帶來(lái)大概2.7倍的編譯時(shí)間增益。使用并行覆蓋率收集會(huì)帶來(lái)3倍左右的運(yùn)行時(shí)間增益。同時(shí)使用2核進(jìn)行并行FSDB保存以及并行覆蓋率收集會(huì)帶來(lái)總仿真時(shí)間18%左右的提升。

　　Debug_pp和Debug_all的比較

　　(1)不做覆蓋率收集

　　從上面圖表中的場(chǎng)景1/2的比較可以看到，使用-debug_pp比使用-debug_all會(huì)帶來(lái)4%~30%左右的性能增益。

　　(2)作覆蓋率收集

　　帶有覆蓋率收集的時(shí)候，可以看到使用debug_pp會(huì)比使用debug_all帶來(lái)8%~10%左右的性能增長(zhǎng)。

　　結(jié)論

　　從在項(xiàng)目中的結(jié)果來(lái)看，使用快速編譯選項(xiàng)可以帶來(lái)最大2倍的編譯時(shí)間提升。當(dāng)我們運(yùn)行回歸測(cè)試時(shí)，如果不做波形保存，快速編譯選項(xiàng)是很好的選擇。

　　并行多核技術(shù)可以對(duì)于運(yùn)行時(shí)間給與很大的性能提升，不管是進(jìn)行VPD波形保存還是FSDB波形保存，使用ALP技術(shù)都能帶來(lái)20%以上的性能提升，性能提升顯著。

　　另外基于不同的驗(yàn)證階段，建議使用不同調(diào)試粒度的仿真參數(shù)，也可以節(jié)省很多的仿真時(shí)間/內(nèi)存消耗。后繼我們會(huì)考慮使用DLP技術(shù)以及一些更新的有關(guān)performance的工具去嘗試對(duì)性能進(jìn)行進(jìn)一步的優(yōu)化。

　　參考文獻(xiàn)：

　　[1] VCS/VCSi User Guide , G-2012.09, 2012-09

　　[2] VCS / VCSiTM LCA Features, G-2012.09, 2012-09

　　[3] Linking Novas Files with Simulators and Enabling FSDB Dumping , SpringSoft, 2013-04

　　[4] Shi, Jian, Ph.D., Improving Simulation Performance with GPUs[M].UNIVERSITY OF SOUTH CAROLINA, 2011

　　[5] SoC Simulation Performance: Bottlenecks and Remedies, Patrick Hamilton, Richard Yin, Bobjee Nibhanupudi, Amol Bhinge of Freescale, SNUG, 2012

　　[6] SystemVerilog for Verification, by Christian B. Spear, Springer, 2006-07

　　[7] Multicore Processors and Systems, Stephen W. Keckler, H. Peter Hofstee, springer, 2009

　　[8] IEEE standarad for SystemVerilog—Unified Hardware Design, Specification, and Verification Language, IEEE computer Society, 2009 (IEEE 1800TM – 2009)