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          基于DDS頻率源的設(shè)計(jì)與實(shí)現(xiàn)

          作者: 時(shí)間:2013-04-24 來源:網(wǎng)絡(luò) 收藏

          摘要 介紹了的基本工作原理,闡述了技術(shù)局限性,最終實(shí)現(xiàn)了一種基于FPGA+可縭編程低相位噪聲的,輸出信號(hào)范圍170~228 MHz。測(cè)試結(jié)果表明,該具有高頻率分辨率和低相位噪聲等特點(diǎn),能夠滿足通信系統(tǒng)對(duì)的設(shè)計(jì)要求。
          關(guān)鍵詞 DDS;頻率源;AD9912;FPGA

          頻率源是現(xiàn)代射頻通信系統(tǒng)的核心,對(duì)系統(tǒng)的運(yùn)行起著決定性作用。射頻電路頻率源的好壞關(guān)系著整個(gè)系統(tǒng)的穩(wěn)定性。目前頻率合成技術(shù)正朝著雜散和相位噪聲更低的方向發(fā)展,同時(shí)還要求有更寬的頻帶和更高的頻率分辨率。直接數(shù)字頻率合成(DDS)正是在該需求背景下發(fā)展的,其具有微小的頻率調(diào)諧和相位分辨能力。融合了模擬和數(shù)字技術(shù)的DDS是產(chǎn)生高質(zhì)量高頻譜純度寬頻帶頻率的理想方法。
          文中基于ADI公司的AD9912芯片提出一個(gè)直接頻率合成方案,輸出頻率范圍為170~228 MHz,頻率步進(jìn)12.5 kHz,相位噪聲優(yōu)于98 dBc /Hz@1kHz。

          1 DDS基本工作原理
          直接頻率合成器DDS是一種高分辨率的數(shù)字分頻器。通過頻率調(diào)節(jié)字來分頻系統(tǒng)時(shí)鐘,以輸出所需的頻率。DDS有兩個(gè)特點(diǎn):(1)工作在數(shù)字域,其輸出頻率相位和幅度可在數(shù)字處理器的控制下,精確、快速地變換。(2)頻率分辨率主要取決于頻率調(diào)節(jié)字的位數(shù),因此可達(dá)到較高的頻率分辨率。DDS基本原理框圖如圖1所示,其主要包括:相位累加器、相位-幅度變換器、數(shù)/模變換器和低通濾波器。

          本文引用地址:http://www.ex-cimer.com/article/192804.htm

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          1.1 相位累加器
          對(duì)于正弦波而言,幅度不是線性變化的,而相位卻是線性變化的,這便是DDS能夠合成正弦波的基礎(chǔ)。DDS依據(jù)頻率調(diào)節(jié)字的位數(shù)M,將0°~360°的相位變化平均分成2M等份。假設(shè)系統(tǒng)參考時(shí)鐘為fc;輸出頻率為fout在每個(gè)時(shí)鐘周期轉(zhuǎn)過一個(gè)角度360°/2M,則可產(chǎn)生一個(gè)頻率為f/2N的正弦波的相位增量。因此,只需選擇恰當(dāng)?shù)念l率調(diào)節(jié)字K,使得fout/fc=K/2M,即可得到輸出頻率。
          fout=(K×fc)/2M (1)
          可以得到DDS的最小頻率分辨率為
          △f=fc/2M (2)
          1.2 相位幅度轉(zhuǎn)化器
          根據(jù)相位累加器的輸出,得到所需合成fout頻率所對(duì)應(yīng)的相位信息,是將累加器輸出的數(shù)字相位信息變換成正弦波相應(yīng)的幅度值。將正弦波相位到幅度的轉(zhuǎn)換可通過查表操作完成,然后正弦波幅度數(shù)值以二進(jìn)制的形式被送入DAC進(jìn)行數(shù)模轉(zhuǎn)換。
          1.3 DAG數(shù)模變換器
          從相位幅度轉(zhuǎn)換器得到的二進(jìn)制數(shù)字信號(hào)被送入數(shù)模轉(zhuǎn)換器中,變換成模擬信號(hào)輸出。此處DAC變換器的位數(shù)對(duì)輸出頻率的分辨率并無影響,但DAC變換器的位數(shù)應(yīng)將不低于二進(jìn)制數(shù)字信號(hào)的位數(shù),這樣輸出頻率的分辨率主要由頻率調(diào)節(jié)字的位數(shù)決定。

          2 DDS的局限性
          2.1 輸出頻帶范圍有限
          由于DDS內(nèi)部DAC和波形存儲(chǔ)器(ROM)的工作速度限制,使得DDS輸出的最高頻有限。目前市場(chǎng)上采用CMOS、TTL和ECL工藝制作的DDS芯片,工作頻率通常在幾十~400 MHz。設(shè)計(jì)采用的AD 9912芯片,其支持的最高時(shí)鐘高達(dá)1 GHz,根據(jù)奈奎斯特采樣定理,每周期的采樣點(diǎn)≥2,則其輸出的最高頻率≤500 MHz。實(shí)際上,為保證輸出波形的質(zhì)量,實(shí)際采樣點(diǎn)>2,因此AD9912能夠輸出的最高頻率400 MHz。
          2.2 輸出雜散大
          由于DDS采用全數(shù)字結(jié)構(gòu),從而不可避免地引入了雜散輸出。DDS雜散輸出的來源有3個(gè):相位累加器相位舍位誤差造成的雜散;幅度量化誤差造成的雜散和DAC非理想特性造成的雜散。


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