容性設(shè)備絕緣監(jiān)測(cè)數(shù)據(jù)采集系統(tǒng)硬件電路設(shè)計(jì)

摘要：介紹了容性設(shè)備在線絕緣性能檢測(cè)系統(tǒng)中，數(shù)據(jù)采集硬件電路的設(shè)計(jì)思路。采用DSP技術(shù)實(shí)現(xiàn)數(shù)字濾波和相位換算。提高了系統(tǒng)的抗干擾能力。16位雙極性A／D轉(zhuǎn)換器，大大提高了信號(hào)的精度。采用程控增益的辦法，提高了系統(tǒng)增益的穩(wěn)定性。現(xiàn)場(chǎng)采集的實(shí)時(shí)數(shù)據(jù)來(lái)看，交流信號(hào)電流幅值偏差在±5％之內(nèi)，相位的誤差為0～3％，并且硬件系統(tǒng)穩(wěn)定可靠。
關(guān)鍵詞：DSP2812容性設(shè)備；介質(zhì)損耗；數(shù)據(jù)采集；ADS8365

0 引言
容性設(shè)備是指絕緣結(jié)構(gòu)采用電容屏的電氣設(shè)備，主要包括耦合電容器(OY)、套管、電流互感器(CT)以及電容式電壓互感器(CVT)等。在變電站中，高壓容性設(shè)備是其重要的組成部分。這些高壓容性設(shè)備絕緣性能的好壞，對(duì)于整個(gè)變電站的運(yùn)行安全至關(guān)重要?，F(xiàn)有的技術(shù)手段是通過(guò)測(cè)量介質(zhì)損耗tan δ及電容量Cx，可較為靈敏地發(fā)現(xiàn)電容型設(shè)備的絕緣缺陷。目前所有的在線監(jiān)測(cè)系統(tǒng)均把介損作為重點(diǎn)測(cè)量的對(duì)象。
為了提高系統(tǒng)監(jiān)測(cè)的精度，本系統(tǒng)采用基于相對(duì)本地測(cè)量單元的數(shù)字介損測(cè)量技術(shù)。放棄傳統(tǒng)的過(guò)零比較技術(shù)，利用TMS320F2812具有較強(qiáng)的數(shù)字運(yùn)算能力，通過(guò)DFT算法，精確的提高系統(tǒng)介損測(cè)量的準(zhǔn)確度。

1 數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案
在以往的系統(tǒng)設(shè)計(jì)中，通常采用母線的電壓作為基準(zhǔn)進(jìn)行測(cè)試，但是這種測(cè)試方式經(jīng)常會(huì)受到現(xiàn)場(chǎng)環(huán)境和傳輸過(guò)程的干擾影響。為了減小干擾，可以采用系統(tǒng)的供電電源為基準(zhǔn)源。這樣不但可以減小干擾提高精度，操作起來(lái)也十分的方便。系統(tǒng)測(cè)量的方案如圖1所示，在該系統(tǒng)中，假設(shè)流過(guò)系統(tǒng)的阻性電流為Ix，而系統(tǒng)的容性電流為In。同時(shí)，設(shè)基準(zhǔn)源流過(guò)參考電阻Rs的電流為Is。利用高精度電流傳感器把被測(cè)電流信號(hào)Ix，In變換為電壓信號(hào)Ux，Un。電流傳感器在±12 V直流電源的供電下可以將100μA～700 mA的電流信號(hào)轉(zhuǎn)換成電信號(hào)輸出。電壓信號(hào)的峰值為0～10 V。然后由數(shù)字化測(cè)量系統(tǒng)對(duì)信號(hào)進(jìn)行同步采樣及傅里葉變換處理，獲得這兩個(gè)信號(hào)的基波向量及其相位夾角phUx-phUn。如果不考慮電壓互感器(PT)的相位失真問(wèn)題，則可方便地計(jì)算出電容型設(shè)備Cx的介質(zhì)損耗tan δ值。

電容型設(shè)備的介損測(cè)量通常需要選用母線電壓作為相位測(cè)量的基準(zhǔn)。傳統(tǒng)的處理方式是把母線PT的二次側(cè)電壓信號(hào)直接提供給檢測(cè)系統(tǒng)，其主要缺點(diǎn)是現(xiàn)場(chǎng)布線復(fù)雜，模擬信號(hào)在長(zhǎng)距離的傳送過(guò)程中易受電磁場(chǎng)干擾的影響，有可能導(dǎo)致介損測(cè)量結(jié)果失真。本方案所設(shè)計(jì)的絕緣監(jiān)測(cè)系統(tǒng)采用信號(hào)處理單元的220 VAC電源作為參考基準(zhǔn)，不用將PT二次信號(hào)進(jìn)行遠(yuǎn)距離傳輸。該方法較好地解決了基準(zhǔn)電壓信號(hào)的取樣問(wèn)題，也是目前比較通用的解決方式。
由圖1可知，該系統(tǒng)主要由兩個(gè)數(shù)據(jù)采集單元組成。每個(gè)采集單元都包含了信號(hào)調(diào)理和A／D采樣兩個(gè)部分。

2 硬件電路設(shè)計(jì)
對(duì)于設(shè)備阻性電流和容性電流的獲得是通過(guò)有源零磁通傳感器來(lái)實(shí)現(xiàn)的。該電流傳感器相對(duì)于傳統(tǒng)的無(wú)源電流傳感器來(lái)講能夠大大提高對(duì)微電流信號(hào)測(cè)量的準(zhǔn)確度。其電流精度可以達(dá)到微安數(shù)量級(jí)。如此高的精度對(duì)于復(fù)雜環(huán)境中的容性設(shè)備來(lái)講，信號(hào)調(diào)理電路的設(shè)計(jì)和軟件濾波器的設(shè)計(jì)尤為重要。
2．1 放大電路
本系統(tǒng)放大電路采用動(dòng)態(tài)增益的辦法實(shí)現(xiàn)。其具體電路如圖2所示，CH1 A，CH1 B，CH1 C接CPLD，由CPLD進(jìn)行控制。即如圖3中的風(fēng)通過(guò)數(shù)字控制的方式來(lái)實(shí)現(xiàn)。主控芯片CPLD選用EPM3128ATC100-10，該芯片是一款高性能、低功耗、基于E2PROM的可編程邏輯器件，片內(nèi)集成了2 500個(gè)可用門(mén)，8個(gè)邏輯陣列模塊(LAB)，每個(gè)LAB由16個(gè)宏單元組成，最多為用戶提供80個(gè)I／O口，通過(guò)JTAG接口進(jìn)行在線編程，可以進(jìn)行100次的程序燒寫(xiě)。選用該芯片主要基于以下幾點(diǎn)考慮：Altera器件采用銅鋁布線的先進(jìn)CMOS技術(shù)，功耗低、速度快，采用互連結(jié)構(gòu)，提供快速、連續(xù)的信號(hào)延時(shí)和具有相同延時(shí)的時(shí)鐘總線結(jié)構(gòu)。邏輯集成度高，開(kāi)發(fā)周期短，使用專用軟件設(shè)計(jì)輸入、處理、校驗(yàn)及器件編程一共僅需幾個(gè)小時(shí)。FPGA／CPLD中寄存器資源或組合邏輯資源比較豐富，更適合于時(shí)序電路和組合邏輯電路的設(shè)計(jì)。

為了防止信號(hào)的振蕩，電路中增加電容C3，對(duì)其進(jìn)行消除振蕩影響。