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          基于BIST的IP核測(cè)試方案設(shè)計(jì)
          
						
          
				作者：
				時(shí)間：2012-08-19
				來源：網(wǎng)絡(luò)
				
				
				
				
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          本文引用地址：http://www.ex-cimer.com/article/193355.htm
          VHDL描述
          　　此模式選擇模塊實(shí)現(xiàn)狀態(tài)之間的切換，電路簡(jiǎn)單，易于實(shí)現(xiàn)。
          　　5 結(jié)束語(yǔ)
          　　BIST為嵌入式內(nèi)核的測(cè)試提供了一個(gè)可解決的方案，其測(cè)試效果明顯，故障覆蓋率較高，實(shí)現(xiàn)簡(jiǎn)單。通過加入測(cè)試外殼可以實(shí)現(xiàn)對(duì)IP核的訪問、隔離、控制，有效地提高了IP核的可測(cè)性。但是采用BIST會(huì)使電路面積增加額外開銷，必須在IP核的可測(cè)性和面積之間進(jìn)行權(quán)衡。
          
				
            
                
			
							
          
                
			            
          
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